封面故事

為了將應用觸角從照明進一步擴大到顯示領域，LED相關業者無不積極布局MiniLED技術，並以MicroLED作為終極目標，希望以LED晶粒直接做為顯示畫素，實現功耗、對比度都不遜於OLED，但可靠度卻遠勝OLED顯示的MicroLED顯示。但要用LED取代液晶，構成顯示畫素，有相當高的技術門檻存在，從LED晶粒的設計量產到顯示面板的組裝製造，每個環節都還有許多問題需要克服。雖然許多面板大廠已公開展示MiniLED顯示器，但量產時程大多仍不確定。 因此，在追求以MiniLED或MicroLED做為顯示畫素的同時，LED跟面板產業同時也在發展技術門檻較低，能更快商品化的MiniLED背光，希望藉由這項技術，先拉近LCD與OLED面板之間的性能差異，並為MiniLED，乃至MicroLED的後續發展蓄積能量。 背光應用門檻較低　成本仍有降低空間 聚積科技背光事業處副處長黃炳凱(圖1)表示，與直接用LED晶粒作為畫素的顯示面板應用相比，把MiniLED應用在背光模組的技術難度跟成本較低，因此商品化的進程也快了一截。許多一線TV品牌廠的75吋以上高階產品，已經開始導入MiniLED背光；專為電競玩家設計的電競螢幕(Gaming Monitor)，也已經有採用MiniLED背光的實際案例。 圖1　聚積科技背光事業處副處長黃炳凱 MiniLED背光之所以能率先進入量產，跟背光的技術難度較低，以及MiniLED背光為LCD面板帶來的效益十分明顯有關。就技術面而言，目前MiniLED背光所使用的白光LED晶粒，尺寸多半為200微米(µm) x 200µm，晶粒之間的間距(Pitch)則是2公厘(mm)，以目前的LED晶粒生產跟組裝技術來說，要量產這種規格的產品不是太困難。 但如果要做直接顯示，畫素間的距離要縮小到0.84mm以下，且由於一個畫素是由紅綠藍三原色組成，故每一顆LED晶粒的尺寸得進一步微縮到40µm x 60µm，甚至30µm x 50µm。這對LED晶粒的設計生產，以及後續的組裝作業而言，都是相當有挑戰性的目標。 不過，跟側光式背光相比，目前MiniLED背光的成本還是明顯高出一大截。因此，如何降低成本，提高MiniLED背光的普及率，是相關業者的當務之急。 黃炳凱分析，MiniLED背光的三大要素--燈(LED晶粒)、驅(驅動晶片)、板(電路板)，成本都比側光式背光要高出數倍，導致搭載MiniLED背光的液晶模組(LCM)，價格約比採用側光式背光的LCM增加2~3倍之間，使得很多應用產品現階段還無法導入MiniLED背光。 舉例來說，目前50吋以下的中階電視機種，由於價格太過便宜，導入MiniLED背光所造成的售價上揚會十分明顯，消費者恐怕無法接受。但如果是75吋以上的電視，MiniLED背光所增加的成本，就不是那麼明顯。電競螢幕的情況也是如此，一台專為電競設計的高階螢幕，價格可達新台幣數萬元，因此對零組件成本的增加比較不敏感。但一般PC螢幕的零售價只有幾千塊新台幣，現階段要在這種產品上採用MiniLED背光，是十分困難的。 LED晶粒/光學設計改良方向 進一步分析MiniLED模組的成本結構，其中又以LED晶粒成本增加最為顯著，因為MiniLED背光模組使用的LED晶粒數量遠多於側光式背光模組，因此成本的增加是必然的。MiniLED的產能必須擴大開出，創造出足夠的經濟規模，LED晶粒的成本才能明顯下降。 除了創造更大的經濟規模之外，減少LED晶粒的使用量，也是一條可行的路。但由於LED是點光源，如果降低晶粒密度，光斑的現象會更明顯，LED業者必須在晶粒封裝與光學設計上花更多心思，才能取得均勻的混光效果，避免光斑現象產生。 一般來說，為了獲得良好的混光效果，背光模組與面板之間必須保持一定距離，也就是業界所稱的混光區域(Optical Distance, OD)。這會使LCM的厚度增加，不利於實現輕薄的終端產品設計。此外，減少LED使用量，也會影響到背光的亮度，這對於某些終端應用是不利的，例如經常暴露在陽光下的戶外顯示面板。 但這些問題是可以解決的，自2018年即率先量產MiniLED背光的隆達電子，近日發表了四款新一代I-Mini背光模組(圖2)，其最大特色之一，就是藉由COB(Chip on Board)技術，直接將隆達自製的Mini LED覆晶晶粒植於燈板上，可達到零OD的超薄設計。此外，新的i-Mini背光模組也搭載了最新的微透鏡陣列技術，其光學設計可達到超廣角的出光(>160o)及較高的取光率，將面板亮度提升至1,600nits，為傳統面板亮度的三倍。 圖2 隆達電子所推出的第二代i-Mini背光模組 矩陣驅動將是大勢所趨 在驅動方面，隨著LED的顆數增加，LED驅動晶片的使用量也會隨之上升，但由於驅動晶片的設計不斷創新，驅動的問題是相對比較容易解決的。例如聚積已經發展出被動矩陣式驅動晶片，單一晶片就可驅動512個LED區塊，未來還可以進一步提高到超過1,000個LED區塊；如果市場需要能驅動上萬個區塊的解決方案，也可以改用主動矩陣驅動的方法來實現。 只是就聚積的觀察，背光模組會不會需要主動矩陣技術，還有待觀察。因為當背光模組的LED區塊數量增加到上萬個，除非面板尺寸極大，否則其所使用的LED晶粒應已是MicroLED等級了。與其用MicroLED做背光，不如直接用來做顯示畫素。 擁有LED一條龍優勢的隆達，則在其新一代i-Mini背光模組上，採用自家開發的驅動技術。i-Mini背光模組採用DOB(Driver on Board)設計，直接將驅動IC與微控制器(MCU)整合於燈板上，進行多分區區域控制。新一代多通道的驅動IC架構將背光控制區域數提升了5倍，可達到1,000分區以上，同時IC顆數可減少50%，並配合微控制器的邏輯迴路控制，達到100萬：1的高對比度。 板材一分錢一分貨　性能/成本必須折衷 至於在電路板方面，考慮到MiniLED雖然相對省電，但仍會散發相當的熱量，因此背光模組製造商多半會採用熱漲冷縮、邊緣撓曲等物理特性較為優異的BT樹脂(Bismaleimide Triazine)作為基板材料。然BT材料的價格比FR4材料昂貴，考慮到成本問題，也有業者開始回頭使用FR4材料。 但如果純粹就成本考量，直接用玻璃作為MiniLED的載板，會是最便宜的，只是相關製程技術目前還不完備，且要將多片模組拼接成跟顯示面板一樣大小，難度會比電路板來得高。此外，玻璃的重量遠比BT、FR4這類材料重，故採用玻璃基板的MiniLED背光模組，現階段還沒有進入量產，以後可能也只適合使用在比較不在意重量的終端應用上。 打通MiniLED產業鏈關卡　蘋果是關鍵 整體來說，MiniLED背光目前已經處於量產階段，例如但由於價格偏高，只有高階產品負擔得起，使得MiniLED背光的市場規模仍然有限。而市場需求有限，又回過頭來成為供應商難以創造經濟規模，驅動成本降低的主因。要打破這個循環，除了相關廠商必須在技術上努力突破外，最好的方法還是找到願意率先將MiniLED導入主流產品的大客戶，藉此創造需求，推動整條供應鏈往前走。 那麼，這家能帶領MiniLED產業鏈打破現況的大客戶，是誰呢？群創執行副總經理丁景隆認為，蘋果(Apple)應該會是促成MiniLED背光從金字塔頂端產品走向主流的最重要推手。由於蘋果向來具有引領業界設計風潮的能力，只要其iPad Pro、Macbook系列產品導入搭載MiniLED背光的顯示器，其他品牌廠將開始群起效尤，創造龐大需求。而需求會帶動供給，只要市場需求大量出現，MiniLED背光相關業者的產能將加速開出，為MiniLED背光在IT面板的普及火上加油。MiniLED背光在IT面板的崛起跟普及，幾乎是一定會發生的事。 黃炳凱也認為，蘋果會是推動MiniLED背光普及的重要推手。現階段MiniLED背光普及的最大障礙並非技術，而是市場規模太小，不足以驅動成本迅速降低。只要有像蘋果這種動見觀瞻的大廠率先導入，就能啟動MiniLED背光市場的正向循環。 事實上，LCD業界一直對MiniLED背光寄予厚望，因為在MiniLED背光跟量子點技術的加持下，LCD面板的顯示性能可以十分接近OLED面板。但因為MiniLED背光的需求規模不足，使得MiniLED背光的降價速度太慢，錯失了搶占市場的機會。其實，MiniLED背光原本最被看好的應用是小尺寸手機面板，但因為中國面板廠如天馬微、京東方的小尺寸硬式OLED面板產能迅速開出，現在手機用的硬式OLED面板報價已經十分便宜，MiniLED背光再進去爭奪這個市場，意義不大了。 相較之下，介於10吋到17吋之間的IT面板，現階段還是LCD面板的天下，OLED面板在這個領域的占有率仍很低。這意味著採用MiniLED背光的LCD面板還有很大的機會，只要蘋果帶頭點火，啟動MiniLED背光平價化趨勢，主流/中階NB、平板顯示器的背光技術，就有可能會轉向MiniLED。但入門級NB或平板的顯示器，應該不會是MiniLED背光可以發揮的舞台，因為側光式背光的技術已十分成熟，這類入門級IT面板對成本又很敏感，MiniLED背光在這個市場上，不容易討到便宜。 為LCD/LED再創第二春　MiniLED背光責任重大 MiniLED背光和量子點、LCD面板互相搭配，可以讓LCD顯示器的對比度大幅提升，縮短與OLED顯示器的差距。對於在OLED技術上投資不多，只是「小打小鬧」的台灣面板廠來說，MiniLED背光的出現與普及，無疑是對OLED陣營發動反擊，為LCD再創第二春的契機。也因為如此，群創、友達等面板廠，均積極布局MiniLED背光，隆達、晶電與聚積等LED相關業者，更是全力衝刺。 歷經數年醞釀，如今MiniLED背光的潛力，已經開始獲得客戶肯定，大規模量產在即。近年來同時面臨中國同業競爭壓力的台灣LCD廠跟LED廠，也可望藉由MiniLED背光重新站穩腳跟，並為日後的MiniLED顯示、MicroLED顯示做好更充分的準備。

在摩爾定律越來越難繼續向前推進的情況下，將一顆SoC切割成多顆Chiplet，再藉由先進封裝技術完成整合，以便在晶片面積、生產良率與效能之間取得更好的平衡，已經成為許多高階晶片所採用的做法。諸如英特爾(Intel)、賽靈思(Xilinx)與聯發科，都已經在自家產品線上導入了Chiplet的設計理念，使得Chiplet成為半導體業內一個備受矚目的議題。 英特爾架構日展示技術火力　Chiplet概念運用日廣 日前英特爾在暌違18個月後，再次舉行架構日(Architecture Day)活動，除了一口氣更新其處理器、獨立繪圖晶片與FPGA等產品的發展路線圖外，同時也在先進封裝跟Chiplet上面有許多著墨。 英特爾資深首席工程師Ramune Nagisetty表示，該公司所發明的EMIB跟Foveros技術，已經應用在許多晶片產品上，在此基礎上，英特爾將以繼續縮小封裝的Bump Pitch、提高Bump密度為目標，讓先進封裝得以支援更多I/O。目前EMIB與Foveros的Bump Pitch分別可達55~36微米及50~25微米，未來的目標是要將Bump Pitch縮小到10微米以下。混合接合技術將是實現此一目標的關鍵技術，目前英特爾已經完成該技術的試產。 而為了實現更複雜的封裝，滿足未來Chiplet的需要，英特爾的封裝團隊正在發展Co-EMIB與Omni-Directional Interconnect(ODI)等新的封裝技術。Co-EMIB(圖1)是一種混合了2D封裝與3D封裝的技術，利用EMIB將多個已經完成堆疊封裝的晶片模組串接起來，再安置於同一個基板上，這會使英特爾得以實現更大型、更複雜的多晶片模組整合，而且也讓晶片設計人員可以更自由地將晶片切割成Chiplet，提高設計的靈活性，亦有助於加快產品上市跟提高良率。 圖1　Co-EMIB封裝 ODI(圖2)也是一種有助於提高設計自由度的封裝技術，也可以視為TSV概念的變形運用。TSV是以晶片上的垂直穿孔作為互聯的通道，因此隨著TSV的數量增加，晶片設計人員必須預留更多晶片面積給這些穿孔，其實是相當大的浪費。而且在進行3D堆疊時，面積比較大的晶片一定要在下層，否則整個堆疊的結構容易不穩定。ODI則是反其道而行，藉由在晶片外面的金屬柱來實現晶片與基板的互聯，這不僅可以節省TSV占用的空間，同時也可以實現上大下小的堆疊結構，讓封裝設計者有更多的彈性。 圖2　ODI封裝 此外，因為金屬柱直接與基板互聯，因此基板可以透過金屬柱直接對上層晶片供電，或在基板與晶片間，搭建起頻寬更高的互聯線路，這些優勢都可以讓封裝設計者有更多揮灑創意的空間。 不管是Co-EMIB或ODI，其實都是在為日後Chiplet的整合需求預做準備。隨著先進製程的線寬越來越細，很多晶片已經不適合再使用最先進的製程製造，這已經是不爭的事實，例如記憶體、類比、射頻晶片所使用的電晶體，跟邏輯晶片的電晶體，在結構跟尺寸上就有很大的差異，與其硬要把不同種類的電晶體實作在同一顆晶片上，不如各自用最適合的製程技術分開生產，形成所謂的Chiplet，再藉由先進封裝技術把Chiplet整合在同一個封裝內。 要實現Chiplet，需要有兩根支柱，其一是實現實體互連的各種先進封裝技術，另一個則是Chiplet互聯的介面標準。在介面標準方面，英特爾正在大力推廣先進介面匯流排(AIB)標準(圖3)，希望讓Die與Die之間的介面得以標準化。Nagisetty表示，介面的標準化是非常關鍵的，在幾十年前，英特爾與其他合作夥伴，共同把PC主機板上的各種介面標準化，例如連接記憶體的DDR、連接GPU或其他周邊的PCI/PCIe，才創造出今天的PC生態系統。同樣的，Chiplet要普及，介面標準化的工作也是不可或缺的。 圖3　AIB 1.0與AIB 2.0標準比較 在Chiplet介面標準化方面，英特爾已加入CHIPS聯盟(CHIPS Aliance)，並將AIB標準與聯盟成員分享。此一標準目前已進展到2.0版，並且是完全開放、免權利金的標準，相關說明文件與AIB產生器等工具，都可以在Github上下載。 Chiplet後勢看好　封裝設計面對巨大挑戰 安矽思(Ansys)資深技術經理魏培森(圖4)指出，封裝技術的進步，是Chiplet能從概念轉化成實際產品的關鍵。封裝產業從很多年前就已經發展出多晶片模組封裝(MCM)與系統級封裝(System in Package, SiP)技術，但受限於基板材料特性及PCB製程的線寬/間距(L/S)限制，能在單一封裝中整合的晶片數量較為受限。 圖4　安矽思資深技術經理魏培森 矽基板跟高分子聚合物薄膜這類新材料的應用，以及隨之引入的半導體級線路製程，打破了傳統PCB基板對封裝設計所造成的限制，讓工程師得以在單一封裝內整合更多晶片。也因為後段封裝有了更進步的技術跟材料，讓前段晶片設計者開始思考將SoC設計化整為零，打散成多顆小晶片的可行性，進而形成今日備受業界關注的Chiplet概念。 但對後段封裝設計者來說，Chiplet概念的流行，將會使很多本來應該要由前段承擔的設計整合作業，變成後段封裝設計要承擔。而後段封裝設計者本來就有自己要面對的挑戰，例如採用矽中介層(Interposer)雖可讓連線密度大幅提高，但Interposer是很脆的材料，在晶片運作過程中，如何避免熱漲冷縮所產生的應力損壞Interposer，是封裝設計工程師所需要面對的棘手難題。像InFO這類以高分子材料做為重分布層(RDL)也有不小的挑戰，因為這種材料是軟的，很容易遇到邊緣翹曲這類問題。 簡言之，機械結構與可靠度的問題，是封裝設計工程師所面對的獨特挑戰，對於這方面的設計模擬作業，Ansys提供的解決方案包含Redhawk、Mechanical、Sherlock等結構模擬工具。也因為Ansys在這方面有相對完整的產品線，在封裝設計領域，Ansys的客戶群遍及全球各大OSAT廠與IC設計公司的封裝團隊。 但由於先進製程面對的技術挑戰越來越難以跨越，IC設計走向Chiplet將是必然的結果，因此可以預見的是，從事IC封裝設計的團隊，會遇到越來越多跟電性問題有關的挑戰，例如PI、SI。其實，目前從事先進封裝設計的團隊，就已經得設法處理PI、SI的問題，而隨著先進封裝要承擔更多功能整合的責任，日後封裝團隊要解決的電性問題肯定只增不減。這又帶出另一個問題，如何讓機電(機構+電性)的設計流程能更緊密地銜接起來？ 魏培森觀察，許多封裝設計團隊跟OSAT業者，正在積極發展專屬自己的客製化設計流程，一方面加快封裝設計的速度，另一方面也想藉此跟同業做更大的差異化。這點從Ansys為客戶舉辦的教育訓練課程出席率幾乎都是100%，就能看出端倪。因為封裝設計團隊如果要發展自己的客製化流程，工程師本身一定要是相關模擬工具的Power User，才能利用這些工具建立起自己的客製化流程。 因應Chiplet時代　設計環節不宜各自為政 針對Chiplet的前後段設計整合，益華電腦(Cadence)產品技術處長孫自君(圖5)開門見山地說，每個環節各自為政的時代已經結束了，從最前段的IC設計到中間的封裝設計，乃至PCB層級的系統整，以後一定會朝共同設計(Co-design)的方向發展。但這對電子產業來說，會是一個相當艱鉅的挑戰，因為歷經數十年發展，不同設計環節所使用的工具已經高度特化，同時也形成難以打破的高牆，要讓前後段流程平順地串接，是非常困難的事情。 圖5　益華電腦產品技術處長孫自君 以IC設計為例，EDA工具產出的標準檔案格式是GDSII，這是專門為IC設計的需求而設計的檔案格式，以提供幾何(Geometry)資訊為主，沒有太多跟電性有關的資訊，但IC設計簽核(Sign-off)正好相反，EMC/EMI/PI/SI模擬的目的，就是為了確定晶片設計的電性可滿足設計目標，且量產後實際運作不會出問題。因此，光是在IC設計層面，IC設計跟設計簽核團隊就很難協同工作，因為IC設計在收斂(Constrain)的時候，會希望規則越寬鬆越好，但設計簽核卻是用比較嚴格的角度來看待設計收斂，兩個團隊要合作，其實並不容易。 比較理想的作法是，設計簽核所使用模擬工具，其所產生的結果應該要回傳給設計工具，並動態地調整收斂規則，以便取得最好的設計成果，並提高設計作業的效率。這也就是工具業者常說的設計閉環(Close Loop)。但光是要做到這點，就有不少挑戰存在。 如果把IC設計跟封裝，甚至PCB放在一起，問題就更複雜了，因為IC設計是用GDSII，但PCB設計所使用的檔案格式卻是Gerber，光是檔案格式的轉換作業就是浩大工程。而且跟主要由直線、橫線這類單純幾何元素所構成的GDSII相比，Gerber裡面會有非常多GDSII不會用到的複雜幾何圖形，例如鋸齒線路、菊鏈等設計技巧。 為了推倒前後段各個設計環節之間的高牆，Cadence近年來一直在拓展其工具組合，試圖為電子設計各個環節的工程師提供功能更強大的設計工具。這些由Cadence提供的工具，跟其他同業相比，最大的特性在於可以很輕鬆地彼此銜接，甚至讓不同環節的設計資料可以互相串連，以便讓前後段工程師都能看到彼此對設計的調整，以及這些調整會對設計造成的影響，讓整個設計流程有更高的可視性。 Chiplet將牽動半導體勢力重新分配 對前段晶片設計人員來說，把SoC設計拆散成多顆小晶片，有很多顯而易見的優勢，例如不同的功能電路可以各自用最有成本效益的製程節點來生產、每顆小晶片的設計驗證變得比較單純等。另一方面，因為不同電路功能是個別製造出來的，因此晶片設計者可以把Chiplet看成樂高積木，按照市場對晶片功能的需求，快速兜出產品。因此，曾有業界人士指出，Chiplet不只是半導體製造技術上的變革，同時也會對矽智財(IP)的商業運作模式帶來變化，因為Chiplet會讓IP更容易重複利用。 對於這個觀點，魏培森認為，Chiplet的概念如果大幅普及，將會使許多新創公司找到出頭的機會。眾所周知，大型SoC的設計十分複雜，不僅設計週期長，先進製程的光罩成本也高得嚇人，大多數新創公司是負擔不起的。如果IC設計公司普遍採用Chiplet架構來設計產品，很多專注研發某些特定IP或電路功能的小型設計團隊，將會在與既有IC大廠合作的過程中，找到生存的空間。 孫自君也看好，Chiplet風潮將會為許多利基型的小型晶片設計公司搭起發揮的舞台，理由是利用Chiplet來實現晶片設計的產品開發速度，遠比SoC設計來得快。SoC有高度整合的優勢，但這也意味著每次設計改版，或是導入新的製程技術，所有的設計考量都要重新檢查一遍，這是非常耗時的工作。相較之下，Chiplet是用已經分割好的小晶片組成所需的晶片功能，先天上比較不會有牽一髮而動全身的疑慮，故採用Chiplet整合而成的晶片，在產品開發速度上會比重新開發一顆SoC要快得多。 不過，這並不意味著在Chiplet與SoC的競爭中，Chiplet一定會占盡優勢，因為整合作業也會產生成本，設計也需要時間。如果整合的整體成本過高，Chiplet不見得能在競爭中占得上風。所以，採用Chiplet進行晶片設計，雖然可以在前段省下不少成本，但後段封裝所使用的技術還是要慎選。一般來說，如果基板上的走線線寬大於2微米，PCB會是比較有成本競爭力的選項；若走線線寬小於2微米，就該考慮基於矽晶圓的封裝技術。 另一方面，Chiplet概念的興起，除了影響IC設計產業之外，對OSAT跟晶圓代工廠，也會造成明顯的影響。對OSAT廠來說，Chiplet既是危機也是轉機，因為Chiplet所使用的各種先進封裝技術，有不少會涉及晶圓級製程，因此晶圓代工業者在切入Chiplet市場時，會有許多先天上的優勢，例如晶圓代工廠只需要使用早已折舊攤提完成的舊設備，就可以滿足各種先進封裝的需求，但OSAT廠卻須向前段半導體製程進行新的投資。就成本面來看，OSAT業者跟晶圓代工廠的競爭，並不在同一條起跑線上。 但換個角度來看，封裝市場競爭者眾，很多已經十分成熟的封裝技術，早已沒有差異化的操作空間，只剩赤裸裸的殺價競爭。先進封裝的需求若因Chiplet而火上加油，對於有能力對晶圓及製程做更多投資的一線OSAT大廠來說，未嘗不是個擺脫紅海，創造營收成長的契機。 就晶圓代工產業來說，Chiplet的出現，也為在先進製程競爭中脫隊的代工廠創造出一個可以力拼敗部復活的機會。Chiplet打破了SoC時代，所有功能電路都得用先進製程實現的僵固性，晶片設計者可以為不同的電路功能選擇性價比最高的製程，再透過先進封裝技術來實現功能整合。因此，退出先進製程競賽的晶圓代工廠，可以轉而朝電源管理、I/O甚至射頻(RF) Chiplet發展。一般來說，電源管理只要用0.13微米甚至90奈米，就已經綽綽有餘；I/O跟某些需要支援混合訊號的嵌入式控制器，使用12/22奈米製程也已經非常足夠。 不過，對聯電、格羅方德(Global Foundries)等退出先進製程競賽的晶圓代工廠來說，要靠Chiplet翻身，等在前面的仍是一場硬仗，畢竟台積電在先進封裝上的布局深度與廣度，同樣是晶圓代工業者中的龍頭，且泛台積電體系(台積電、世界先進)的成熟製程，除了報價稍高之外，在良率、穩定度方面，也居於業界領先地位。

半導體技術發展越來越成熟，但追求效能提升的腳步卻從來沒有稍停，半導體晶片整合技術進入異質整合(Heterogeneous Integration)世代，各種晶片電路設計與封裝層級的整合技術希望能延續摩爾定律的規律，加上人工智慧(AI)、5G與高效能運算(HPC)等應用對於半導體效能提升的需求，也持續推動晶片技術的改善，近期在小晶片(Chiplet)設計架構的發展之下，也帶動新一波的晶片整合技術發展。 Chiplet並不是全新的IC設計概念，過去系統單晶片(System on Chip, SoC)與系統級封裝(System in Package, SiP)都與小晶片概念有關，隨著半導體製程的發展，電路微縮的代價越來越高，如果要將一個SoC裡面的所有電路都用相同製程或相同材料進行整合，「卡關」的可能性也會提高，可能在良率或成本上付出重大代價。Chiplet的彈性架構，整合不同製程或不同材料的裸晶(Die)電路，再透過更有效率的封裝技術，不僅避開製程瓶頸，也可以在效能與成本上取得最佳解，帶動IC設計、製造、封測廠商的全面投入。 新興應用推動半導體異質整合發展 儘管異質整合技術已經問世多年，但是該技術的應用在過去兩年中急速成長，以滿足功能更加複雜和功耗不斷降低的需求，KLA資深行銷總監Stephen Hiebert表示，異質整合允許IC製造商在單個封裝中堆疊更多的裸晶，以提高電晶體的密度，將各種不同技術和功能的晶片組合在一起，可以實現強大的功能，這些變化影響了封裝的最終設計和封裝內部的晶片組裝，其中包括2.5D和3D晶片堆疊以及扇出型封裝等技術。 另外，幾種異質整合平台例如高密度扇出型封裝、矽中介層(Interposer)和直接接合解決方案，在消費性和入門級應用中都越來越受歡迎。科林研發(Lam Research)Managing Director Manish Ranjan(圖1)表示，隨著功能要求和外形因素的增加，高階封裝解決方案在支援下一代消費性裝置方面發揮重要作用，對諸如AI和ML這類新興應用程式的性能要求，亦推動對提高記憶體頻寬和增加使用高頻寬記憶體的需求，預計在未來幾年內，晶片的發展將更強調低功耗、增加製造靈活性以及加速上市時間。 圖1　Lam Research Managing Director Manish Ranjan Chiplet的影響不僅在晶片設計方面，工研院資通所所長闕志克(圖2)坦言，小晶片的發展將影響半導體的產業生態，過去IC設計業者發展一個完整的產品，除了自身專長的IP之外，要透過IP授權導入其他功能性的電路，所以在晶片設計階段需要支付一次性工程費用(Non-recurring Engineering, NRE)，投片量產後又需要依出貨量支付授權金(Royalty)等兩筆費用。Chiplet則是直接買製造好的裸晶，所以少了NRE或授權費(License Fee)這種早期開發成本，有助於小型IC設計公司的生存。 圖2　工研院資通所所長闕志克 Chiplet解構並重組半導體產業鏈 ISSCC一直以來都是積體電路新技術的指標，2020年有多篇論文都以Chiplet為討論主題，其話題性可見一斑。Chiplet有兩項關鍵問題需要解決，一是如何將各個小晶片連接起來，透過封裝技術將不同製程甚至不同材料的裸晶連接；另一個則是如何去劃分、定義這些小晶片的功能、介面、互聯協定等。Chiplet需要解決的挑戰包括：生態系統成熟度、技術和架構劃分、晶片介面、可測試性、3D CAD流程等。 Chiplet為什麼重要？透過將曾經整合的晶片分成獨立的功能區塊，讓廠商解構並重新思考如何從晶片架構的重組提升效能，以AMD的設計為例，I/O模組和DRAM通道使用格羅方德(GLOBALFOUNDRIES)的14nm製程，而包含CPU核心邏輯電路和L3高速暫存，則採用台積電的7nm或更先進的製程。在7nm之前，Chiplet的價值不高，因為保持整個晶片的統一性比將其拆分更有價值，進入先進製程之後，邏輯電路可以持續微縮，除了提高電晶體集積度之外，也可以降低功耗，但I/O模組使用14nm則可能最具成本與效能優勢。 ISSCC 2020的Chiplet研究從單純的封裝技術、介面電路逐漸開始從製程到架構優化設計研究發展，代表Chiplet技術已經逐漸成熟。闕志克認為，Chiplet對半導體產業更廣泛的意義在於，半導體現有產業鏈將因此產生解構與重組，更多小型IC設計公司有能力投入產業，晶圓廠或可以屯貨、交易的中間商將創造新價值。對於IC設計公司而言，Chiplet提供更多在製程微縮之外，嘗試新材料和製程的組合，以提升晶片效能或電源效率。 台灣半導體產業投入Chiplet有勝算 台灣有許多中小型IC設計公司，闕志克說，先進半導體製程帶來的高成本，對於規模不大的IC設計廠商造成強大的成本負擔，因此TSMC的先進製程產能長期已來都以服務大型晶片公司為主；透過Chiplet IC設計公司可以更專注在自己專長的IP，將這部分電路設計到最好，並交易需要的功能裸晶，有實際出貨再支付相關費用，投片成本大幅降低，更有機會使用先進製程，有助於中小型或新創IC設計公司的發展。 台灣半導體產業鏈本來就很完整，垂直分工的模式也很適合Chiplet的發展，闕志克表示，目前的產業結構還需要做些調整，但相對各國的半導體產業現況，台灣發展Chiplet最有條件，也更容易成功。SoC與Chiplet的重點一樣都是整合，不一樣的是SoC是在電路層面進行整合，Chiplet則將整合工作移到封裝階段，所以封測廠的角色將越來越重要。 隨著封裝內的晶片數量不斷增加，封裝的整體價值也隨之提高，Know...

半導體元件類型和設計節點的生產中，都在推動晶片品質提升。汽車、物聯網和其他工業應用需要晶片的使用壽命長並具有高度的可靠性，其中一些晶片須在溫濕度波動、振動或其他惡劣條件下運作時保持可靠的性能。≦5nm設計製程的先進半導體IC、閘極全環(GAA)或其他3D架構以及1,000多個製程步驟，都需要仔細控制製程變異性，以實現功率和性能目標。高品質半導體製造的創新對於實現可變性和缺陷控制至關重要，也因此晶圓廠生產的晶片可達到嚴格的可靠性和性能標準。本文首先將介紹汽車產業中用於滿足汽車IC嚴格品質要求的趨勢和創新，其次將探討未來半導體的品質趨勢。 汽車產業於製程身負重任 汽車產業將繼續增加更為複雜的自動駕駛輔助、安全和訊息娛樂功能，並朝著電動車和完全自動駕駛能力發展。隨著連通性、電氣化和自動駕駛技術的進步，車輛中半導體晶片的數量不斷增加(圖1)。隨品牌和型號的不同，一輛新車可擁有6,000~10,000個晶片，其中電子子系統約占汽車成本的35%。這些晶片包括處理器、儲存設備、RF設備、LED、功率元件和MEMS，涵蓋了200mm和300mm半導體工廠中生產的4Xnm至<1Xnm的製程設計。汽車產業中廣泛使用半導體，以及對半導體未來創新的依賴，體現在以下事實：汽車是成長最快的半導體領域，其成長率是其他產業成長率的2倍以上。 圖1　車輛中的半導體內容正在增加，以支援電氣化、連接性和自動駕駛　資料來源：KLA 車輛中有成千上萬的晶片，其中許多肩負關鍵任務功能，因此於半導體製程品質獲得新的關注。如果有一個關鍵晶片發生故障，則可能導致維修成本高昂，損害汽車製造商的聲譽，甚至造成人員受傷或是生命損失。從根本上講，晶片故障是可靠性問題。當晶片離開半導體製造商進入供應鏈中時，它是正常運作的，並透過包括電氣測試和老化測試在內的標準性能和品質控制測試。然而，它不能在車輛不斷變化的操作條件下(熱、冷、振動、下雪、下雨等)可靠地使用。與智慧手機等應用中的消費類半導體不同，汽車半導體需要在變化的環境中，以及在5至10年或更長的期間滿足更高的可靠性標準。這些標準推動了對半導體製造中嚴格品質控制的需求。 潛在缺陷 到目前為止，汽車半導體製造商的主要關注點一直集中在如何更準確挑出很可能發生可靠性問題的晶片，同時又不會浪費太多好的晶片。換句話說，除了提高良率之外，晶圓廠現在還針對可靠性進行了優化。而晶片較可能會產生高可靠性的問題，更可能具有潛在缺陷。潛在缺陷通常是與製程相關的缺陷，其大小或位置並不會導致晶片失靈，或者是位於晶片的未經測試的區域中。車輛的工作環境會觸發潛在缺陷，進而導致晶片故障或失靈(圖2)。 圖2　潛在缺陷的尺寸或位置特徵(左)不會導致晶片故障。在車輛的極端運行環境(熱/冷/振動/潮濕)中，潛在缺陷可能會被觸發(右)，進而導致晶片故障或失靈　資料來源：KLA 查找和去除具有潛在缺陷的晶片的有效方法是降低製程參數變異和缺陷數量。減少製程參數變異，意謂著要求晶片不僅能運行，而且還要在更嚴格的參數變異範圍內運行；減少缺陷數量意謂著將可接受的缺陷尺寸設置為小於可以影響良率的缺陷尺寸。為了發現更多細微的參數變化或更小的缺陷，晶圓廠需要實施更高靈敏度的製程控制策略—透過提高製程控制設備的靈敏度，或利用旨在檢測更小缺陷或變化的檢測和量測系統來實現。借助功能更強大的製程控制系統，汽車製造廠可以檢測、監測並控制潛在缺陷，以免這些缺陷可能導致的晶片過早失靈。 晶圓廠製程品質 汽車半導體製造商正在採納提高製程品質的思路，以避免出現晶片可靠性問題。例如，持續改進計畫減少了製程設備帶來的隨機缺陷，而更嚴格的表徵和監控策略確保了製程設備處於最佳工作狀態。IC製造商不能僅專注於優化晶圓製造製程以提高良率，還需要轉至最佳條件下運行製程，以達到可靠性標準。這種高品質的心態可能會在短期內增加廠商成本，但長期則會透過提供汽車製造商所需，可靠性更高的晶片而節省成本。 零件平均測試 除了透過減少整體製程缺陷數量來優化晶圓品質外，汽車晶圓廠還可以透過實施新的晶片篩選方法並從中受益，也防止潛在的可靠性故障產品流向客戶端。有一種稱為產線缺陷平均測試(I-PAT)的新線上技術，使用產線缺陷訊息來識別在晶圓廠中存在可靠性問題風險的晶片。其將多個關鍵製程步驟疊加形成複合檢測結果；該測試透過對該結果的缺陷數量分布的觀察，可以在考慮全部製程步驟的情況下，顯示出高缺陷率的晶片。由於缺陷水準在正態分布範圍外的晶片，具有更高潛在缺陷的可能性，因而可以從汽車供應鏈中剔除(圖3)。 圖3　汽車製程控制和晶片篩選方法可幫助汽車半導體晶圓廠達到零缺陷標準　資料來源：KLA 未來車電創新仰賴製程精進 隨著汽車電子產品的複雜性不斷提高，半導體產業可能會為了確保可靠性而導入汽車晶片架構的變化。例如考慮備援，這在發生故障的狀況下對關鍵的汽車子系統必不可少。如果半導體晶片是故障風險最大的關鍵，則不必依靠單一處理器來解決這個問題，相反地，可能更值得在晶片中構建三個同時運行的處理器；而這三個處理程序的結果，都將透過投票應用於關鍵決策。然後，如果一個處理器受到宇宙射線粒子的撞擊而導致位置翻轉，進而給出錯誤的答案，或者如果潛在缺陷的觸發導致處理器故障，則其他兩個處理器仍將給出正確的答案。在當今電晶體成本較低的情況下，若使用較小的設計節點或者較大的晶片尺寸，就可以實現整合的容錯能力，而不會大幅增加晶片成本。 用於汽車電子產品的擬真軟體工具還可以整合更多功能以實現可靠性設計。這些汽車擬真功能可以在內部開始，然後在將來發展為汽車電子的獨立EDA型產業。 汽車電子的高品質製造仍處於早期階段。展望未來，汽車半導體產業將開發可追溯性的新方法，並在製造過程中生成大量資料，以幫助從供應流中除掉有風險的晶片，並協助推動消除潛在缺陷所需的製程改進。這樣一來，半導體晶圓廠很可能會透過建立自己的汽車IC的高品質製造製程；而汽車製造商則會透過信賴的半導體供應商合作夥伴關係，進而協助生產更可靠的電子產品和更安全的車輛。 本文於前述篇幅敘述了汽車產業以及生產符合汽車可靠性標準的IC的驅動力，以下則將著重於介紹新一代IC的微縮、架構和處理技術所需求更嚴謹的品質控制。 半導體製程設備/材料品質具高標準 為了支援5G、人工智慧、資料中心、邊緣運算和其他產業，半導體製造商不斷開發具有日益複雜的架構和更小的功能尺寸的IC。對於5nm/3nm設計節點，先進邏輯晶片可以利用FinFET或GAA架構(奈米晶片或奈米線)，並利用EUV光刻(EUVL)。根據設計的複雜程度，設計5nm元件的成本約在2.1億至6.8億美元之間，而對於3nm節點，元件的設計成本在5億美元至15億美元之間。此外，生產新的先進節點的晶片需要超過1,000個製程步驟。每個步驟所涉及的製程設備和材料都必須符合嚴格的品質標準，以確保透過所有這些製程步驟所生產的晶片都可以正常運作，並滿足功率和性能規格。如果在單一製程步驟中出現問題，則可能導致性能降低、功能不一致或晶片完全失靈，進而給晶圓廠帶來巨大的經濟損失。 為了確保所有製程步驟均符合嚴格的品質標準，晶圓廠傳統上實施了減少製程變化和控制晶圓缺陷的策略。藉由監控製程變化和晶圓缺陷率，半導體晶圓廠可以穩定地生產，並按照所需的功率和性能指標來生產晶圓，進而獲利。但是，為了支援現今的先進製程及其架構的複雜性、功能的擴展性、新製程和新材料，必須針對所有類型的變化進行非常嚴格的公差控管，進而清除更小的缺陷。以上的原因推動了對整合功能、材料、製程設備、EUVL和其他領域實施品質控制的需求。 整合功能 3D架構在先進節點邏輯和儲存設備類型中普遍存在。在邏輯方面，3D電晶體結構從FinFET開始，並一直使用GAA奈米線或奈米晶片FET的早期版本，並將繼續使用未來的邏輯元件架構，如互補FET(CFET)和完整的3D邏輯。對於3D NAND儲存裝置，隨著垂直堆疊數量的增加，位元密度也會增加。堆疊的數量已經超過100，許多製造商都使用雙層結構，因為生產這些記憶體元件涉及多層沉積和高深寬比蝕刻。 對於邏輯和記憶體的3D架構，每個生產步驟中使用的製程機台、晶圓和材料必須滿足嚴格的品質標準。超出既定規格的製程步驟可能會導致元件參數發生變化或出現異常，例如3D NAND高縱深比接觸孔形狀或邏輯鰭側壁角，進而可能導致元件性能下降或失靈。監測用於生產這些3D設備結構的製程至關重要，並且需要測量整合功能，且需要採用創新的檢測和量測技術測量這些整合功能的訊號(圖4)。例如，新的光源可以使高縱深比結構的缺陷或變化產生訊號，而深度學習演算法可以從檢測和量測結果中，抑制測量雜訊或濾除雜訊。透過為整合功能開發有效的製程控制方法，半導體製造商可以識別、監測和控制與這些複雜3D架構相關的製程問題。 圖4　3D NAND記憶體和3nm奈米線晶體管架構為測量/控制整合功能帶來挑戰　資料來源：KLA 材料供應商 購入品質不合格的材料(光阻和其他化學藥品、晶片等)會導致重大的製程問題和財務損失，如有大型半導體製造商曾經因光阻劑品質問題而損失的收入超過十億美元，因此材料品質控制對於管理高階設計節點的良率和可靠性至關重要。 供應晶圓廠的最基本的材料是晶圓。基板製造商目前在將晶圓運送到晶圓廠之前，對其產品進行缺陷、表面粗糙度及平面度等品質控制檢測。晶圓廠在購入的晶圓進入製程流程之前，也會對其進行品質控制檢查。這種資格認證的策略可確保起始基板沒有缺陷和表面品質問題，而這些缺陷和表面品質問題會影響在其上構建的半導體元件的性能和可靠性。但是，更高的3D NAND堆疊和先進的邏輯架構需要初始基板滿足越來越嚴格的缺陷率、表面粗糙度和平面度的規格；這些規格則推動可以檢測越來越小的缺陷，並可以準確測量晶圓的平坦度、奈米形貌的檢測，以及量測系統的需求。 半導體製造商對晶圓以外的材料(如光阻)也實施了越來越嚴格的品質檢查。隨著設計節點變得越來越小，可能導致元件良率或可靠性問題的顆粒直徑也在不斷減小，這意謂著用於生產IC的材料必須不能含有更小的微粒。物料供應商需要確保物料在運輸後以及經過物料輸送系統後的每一批次都符合嚴格的品質要求。在晶圓廠內，可以採用高靈敏度的無圖案晶圓缺陷檢測系統進行來料鑑定，除了可以透過線上缺陷資料與不同批次的材料確認關聯性，也可以幫助分析與材料相關缺陷的原因。但是，半導體製造商越來越傾向將材料認證導向材料供應商，並要求在材料入廠成為製程的一部分之前進行嚴格的品質檢查。若想獲得資格證明，可能有多種方式，如供應商可能需要投資在無塵室和檢測設備上來認證他們的材料，如此可能將會使小型材料公司難以生存，因此，採用獨立資格認證服務可能更經濟有效。或可能有必要開發合適的資格認證技術，且該技術不需要大量的基礎設施(無塵室等)，但仍然可以模擬晶圓廠的環境(圖5)。 圖5　使用無圖案晶圓檢測材料資格認證，可助晶圓廠確定缺陷的根本原因　資料來源：KLA 製程設備製造商 轉向較小的設計製程和複雜的3D元件架構也會影響製程設備。薄膜沉積設備、蝕刻機、清洗設備、光刻機等也需要滿足嚴格的清潔要求—在發貨之前僅僅將製程設備擦拭乾淨的日子已不復返。如今，製程設備必須從製造商處獲得合格的證明，利用高靈敏度的檢測和量測系統來證明它們滿足製程穩定性，以及每顆晶圓透過增加的顆粒大小和數量(PWP)的嚴格標準。為了滿足這些嚴格的標準，設備製造商需要在設備設計尚可調整的研發過程中就考量到解決製程設備的清潔度問題。一旦安裝在半導體晶圓廠中，就需要實施製程機台監測策略，以便工程師可以迅速隔離並解決製程機台問題，進而保持生產先進IC所需的製程品質。 EUV微影 將EUV光刻技術和相關的較小設計節點整合到IC生產中，需要對新的光刻機、新的光罩以及新的光阻和其他消耗品精心協調和控制。使用EUVL進行成功的生產，需要從光罩毛坯和光罩圖案開始，對半導體製造的所有領域進行品質控制。更高的EUVL分辨率意謂著光罩毛坯和圖案沒有更小的缺陷，並且光罩圖案需要精確到更小的設計規格。為了支援EUVL生產更小的設計節點，晶圓不能有更小的缺陷，且需具有更小的表面粗糙度，並且必須滿足更嚴格的晶圓平坦度和應力規格。 在EUV光刻機上，品質控制的挑戰來自以下幾項：在大量生產過程中，許多層是在沒有防護膜保護光罩的情況下進行微影的。當前，由於各種挑戰而不使用EUV防護膜，其中包括防護膜透射率不夠高，並會導致非常昂貴的EUV光刻機的產量降低。這是30年來首次在生產過程中對光罩進行「裸露」處理，如此增加微粒和污染物落在EUV光罩表面上的風險，並會導致缺陷在晶圓的每個晶片上印製；這意謂著IC晶圓廠必須採取更徹底的方法來重新進行光罩重新認證，如直接將光罩檢測結合晶圓印刷檢查，以確保識別出所有對良率至關重要的光罩缺陷(圖6)。相較使用193i掃描儀進行生產，這種光罩品質控制策略以及所需的其他創新技術，將要求新的晶圓廠製程和製程控制流程。 圖6　晶圓印刷檢查方法結合標準光罩檢測使用，以認證半導體工廠中EUV光罩　資料來源：KLA 此外，EUV光刻技術存在的隨機差異性，高品質的半導體製造通常需要較少的隨機變化。隨機差異性給予驗證EUVL流程所需的檢測和量測步驟帶來了更多挑戰。如隱性重複缺陷會在某些微影中印刷，而在其他微影中不印刷。要在晶圓級別找到這些缺陷，就需要檢測機台具有高靈敏度，整顆晶圓的檢測覆蓋範圍非常高，並需要人工智慧來確定哪些檢測到的缺陷是與光罩問題有關的「重複缺陷」。此外，為了增強對隨機缺陷的檢測，檢測機台可以利用來自具有隨機擬真功能的運算繪圖軟體的訊息，有效顯示易受圖形故障影響的晶片區域。作為第二個示例，由於隨機因素導致的線邊緣粗糙度(LER)影響量測結果的準確性，包括CD穩定性和疊對誤差。將需要創新技術或新的量測科學和資料分析策略來幫助IC製造商有效顯示、監控和控制LER和其他隨機效應。 EUVL仍處於大量生產的初期。隨其發展，該產業將繼續開發新穎的策略，以幫助晶圓廠達到EUVL所需的品質標準。實際上，一些半導體製造商可能會開發自身與EUV相關的製造流程，進而開發專利品質控制方法。 高品質半導體製造在製造商生產下一代半導體元件方面發揮關鍵作用。而製造技術的創新專注於整個供應鏈的嚴格品質要求，這對於晶圓廠成功實現設計節點越來越小，且架構越加複雜的設備來說至關重要。 (本文作者皆任職於KLA，Ben Tsai為企業聯盟首席技術官兼執行副總裁；Cathy Perry Sullivan為技術行銷總監)

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞，過去製程微縮是達成每兩年同樣單位面積中，塞入兩倍電晶體最主要的手段，然而製程微縮在近年也碰到物理極限瓶頸的挑戰，如何持續透過技術的演進改善積體電路的效能，成為半導體產業最重要的任務，「先進封裝」成為最近幾年提升晶片效能的重要技術，相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰，晶片或裸晶的整合成為推升半導體效能的另外一個手段，立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合，但目的同樣都是為了提升電晶體的集積度，從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術，到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出，2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%，相較非先進封測技術產值CAGR約2.4%，與整體封測業產值成長率約5%，成長動能相對突出，且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展，未來幾年5G與AI將引領科技應用發展的腳步，而半導體晶片製程走到3~5奈米，終端產品也要微型化與高度整合的晶片協助，須使用晶圓級封裝(Wafer Level Package, WLP)技術，如2.5D/3D IC、扇出型封裝(Fan-out Package)等，因應用領域或晶片類型不同會採用不同的技術，工研院產科國際所產業分析師楊啟鑫表示，主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較，概念接近2.5D IC，且成本可低於TSV 3D IC，因而逐漸受市場青睞。而在市場需求部分，扇出型封裝晶片具備薄型化與低功耗之優勢，故在產品應用上以可攜式裝置為大宗，預計2021年將消耗363萬片12吋晶圓，相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量，已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用，擴大製程基板的使用面積是最重要的手段，以12吋(300mm)晶圓來看，其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%，突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術，投入面板級扇出型封裝若能建立足夠的良率，將可以大幅降低成本，所以面板級扇出型封裝成為封測大廠2020年的發展重點，楊啟鑫指出，面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型，各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低，缺點為若低良率發生時將導致晶片損壞；後晶片的優勢在於可以製作高階晶片，大型且具高密度接腳，缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態，楊啟鑫說明，日月光積極布局扇出型封裝技術，除了自行開發之外，也與英飛凌(Infineon)及DECA的M-Series技術合作及授權，其他系列技術還包括：eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外，全球記憶體封測第一大廠力成，近年積極發展邏輯IC封測，從中低階邏輯IC封測跨入高階面板級扇出型封裝技術，開發各種型態的扇出型封裝技術，符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...

在RISC-V指令集架構(ISA)的帶動下，處理器客製化的風潮有復甦的跡象，但由於過去十多年來，Arm架構已經在嵌入式處理器市場取得絕對主流的地位，目前CPU設計驗證工具幾乎都是針對Arm架構設計，熟悉CPU驗證工作的第一線工程師，很多也只熟悉Arm架構。如何驗證不是Arm架構的CPU設計，變成一門越來越少人熟悉的技藝。 但需求總會創造供給，在RISC-V的聲勢看漲之際，其生態系統也在快速茁壯。許多EDA業者已經成為RISC-V社群的一員，試圖填補這個空白，並掌握相關商機。 CPU設計驗證沒有標準答案 天底下幾乎找不到沒Bug的CPU設計，特別是通用型CPU，因為在CPU上執行的軟體或應用程式太過多樣化，設計驗證工程師幾乎不可能用窮舉法把CPU會遇到的各種可能狀況都模擬一遍，抓出設計上的Bug，因此通用型CPU的設計驗證，不僅是技術問題，同時也是風險管理問題。因為資源有限，驗證團隊往往只能捉大放小，把不可接受、高風險的重大Bug抓出來修正。然而，漏網之魚總是存在，本以為無關痛癢的小Bug，也可能導致災難性後果。所以，設計驗證要做到什麼程度，驗證項目要如何規畫，不只是技術問題，也考驗團隊的風險評估能力。 主流CPU的架構變得日益複雜，也讓CPU設計驗證變得更困難。英特爾(Intel)出身的SiFive總裁暨執行長Naveed Sherwani就表示，如果要對當代的主流處理器進行設計驗證，一定要有龐大的團隊，而且團隊成員必須是有三到五年以上設計經驗的資深工程師，否則很難做好這項工作。相較之下，從教育需求中誕生的RISC-V，因為其架構相對單純很多，所以CPU的設計驗證也比較容易進行。如果是學生專案作業的水準，一個學習RISC-V架構大約半年左右的大學生，就有能力為自己設計的RISC-V核心進行驗證。 當然，學生作業是一回事，商用等級的CPU還是要用更嚴謹的態度來面對。SiFive的研發團隊擁有15年以上的SoC設計經驗，並且對RISC-V有非常深入的研究跟知識，所以能獲得大量知名客戶的信任跟委託，為其實現RISC-V核心的設計跟SoC整合。統計數據會說話，在2020年上半，SiFive設計定案的SoC創下了不良率為0的傲人成績，遠優於公司創立以來的平均值25DPPM，以及業界平均值100~200DPPM。 EDA工具商擴大接觸RISC-V社群 除了公司研發團隊本身的實力之外，EDA工具的支援逐漸到位，也是RISC-V品質提升一個很重要的原因。由於RISC-V的使用族群跟開發者越來越多，許多EDA公司，如新思(Synopsys)、益華(Cadence)與明導(Mentor)，都開始對RISC-V提供更多支援。據了解，晶心科技所使用的設計驗證工具，大多都來自明導，但益華近來也很積極地與RISC-V社群有所接觸。 一般來說，要為客製化CPU進行設計驗證，需要用到指令集模擬器(ISS)、RTL模擬器，以及基於FPGA的硬體模擬系統(Emulator)與原型(Prototyping)建構系統這四種工具。在Arm全面主導嵌入式處理器市場的年代，很多EDA業者對指令集模擬器的布局都慢慢淡化，因為Arm的指令集是標準化的，沒有客製化空間，因此指令集模擬器變成無用武之地的技術。至於FPGA Emulator跟Prototype系統，則因為客戶希望壓縮產品開發時程，要用更快的速度完成硬體除錯，並導入軟硬體同步開發的作業流程，還有一定的需求存在。 Cadence資深產品行銷經理Zaid Rodriguez解釋，在IC設計的作業流程中，有兩個環節會涉及到FPGA，一個是設計模擬，另一個則是原型建構。雖然這兩個步驟都會用到FPGA，但使用的目的不同。 設計模擬是設計驗證的一個階段，IC設計工程師將晶片設計的原始碼移植到FPGA上，主要目的是為了進行除錯，晶片的運作效能則不是重點。因此，對模擬工具來說，重點在於提供完善的移植跟除錯工具，讓工程師可以快速地把RTL碼轉換成可以移植到FPGA上的格式，展開硬體除錯作業。 至於原型建構，主要目的則是為了爭取時效，讓韌體/軟體開發工程師可以在還沒有拿到ASIC、SoC的工程樣本時，就開始為晶片撰寫軟體。是故，原型建構工具的使用者，除了同樣需要快速將設計移植到FPGA上之外，對晶片的效能要求會比模擬來得高很多，還需有完整的軟體除錯工具，以及基本的硬體除錯。理論上，當IC設計進行到原型建構這個階段時，硬體本身應該已經沒有太多Bug，但實務上還是難免會遇到有漏網之魚的情況。 但在RISC-V興起與Arm有限度地開放自訂義指令集之後，EDA工具業者應該會加快腳步，填補這些年客製化CPU需求不足，導至CPU驗證工具出現缺口的情況。 可控軟體環境減輕驗證負擔　 然人才需求依然急迫 換個角度來看，CPU的設計驗證之所以困難，跟設計團隊無法預知CPU上將執行什麼軟體有關。但如果設計團隊在開發CPU時，就已經知道在該CPU會執行什麼軟體，情況將大不相同。這正是RISC-V目前的實際應用狀況。 目前大多數的RISC-V應用，都屬於深度嵌入(Deeply Embedded)應用，亦即CPU上不會(或鮮少)執行第三方軟體，而是IC供應商自己開發的軟體或韌體，例如NVIDIA GPU內嵌的Falcon處理器、三星(Samsung)的5G毫米波射頻前端模組，就是典型案例。這使CPU開發團隊面對的是一個「可控」或「可預期」的軟體環境，因此在進行設計驗證的時候，究竟要把哪些項目納入驗證範圍，變得相對明確，進而讓設計團隊有機會窮盡各種可能出現的情況，徹底抓出所有可能存在於CPU設計中的Bug。 但即便如此，要驗證一款客製化CPU，還是一項相當吃重的工作，導致相關人才在客製化CPU蔚為話題的今天，變得非常搶手。例如蘋果(Apple)就持續在台灣開出CPU驗證工程師的職缺，晶心也有相關人才需求。加上EDA產業急於填補過去十多年淡出市場所留下的空白，可以想見的是，擁有CPU設計驗證知識的專業人才，在人力市場上，將變得奇貨可居。

為滿足人工智慧(AI)、物聯網(IoT)、邊緣運算等應用對運算效能的需求，許多晶片供應商都開始探索使用客製化CPU的可能性，盼藉由專為執行某些特定運算任務所設計的指令集跟執行邏輯，來提高運算效能。但魚與熊掌往往難以兼得，這些專為某類運算任務設計的特殊CPU，必然會犧牲其泛用性，與現有應用軟體的相容性問題，也必須審慎應對。 大廠導入RISC-V　小心翼翼試水溫 因此，即便RISC-V這類開放架構CPU廣受業界矚目，採用RISC-V核心的SoC或處理器設計案例數量也快速成長，但若更深入研究RISC-V在這些SoC或處理器中所扮演的角色，就會發現目前RISC-V的應用領域，還是高度集中在不太需要顧慮第三方軟體相容性的範疇。 舉例來說，繪圖晶片(GPU)大廠NVIDIA的GPU晶片內，除了負責執行圖形運算的各種著色器(Shader)之外，還有許多晶片內部的控制跟協調作業需求，必須靠嵌入式CPU來執行。為此，NVIDIA早在十多年前就開始自行發展RISC指令集，並以此設計出自家專用的嵌入式CPU，負責GPU內部的管理跟控制任務。 但經過十多年後，NVIDIA內部的研發團隊認為，已經很難再靠改良現有指令集架構的方法來滿足新的需求，因此，該公司決定發展全新架構，以提供更高的性能。具體來說，新一代嵌入式CPU至少要提供比現有CPU高一倍的效能、支援64位元記憶體定址、快取與高速記憶體等。 經過評估之後，NVIDIA發現，目前市場上的主流CPU核心，還是沒辦法滿足其需求，所以又走回了自行開發的老路。不過，與十多年前NVIDIA必須自己從指令集架構開始發展的情況不同，這次NVIDIA可以用RISC-V指令集架構作為設計起點，來開發新一代CPU，取代已經使用十多年的老CPU。 2016年時，NVIDIA先採用柏克萊大學發展出來的RISC-V處理器Rocket，開發出第一代基於RISC-V的Falcon控制器，在9項客製CPU設計要求中，已能符合7項功能規格。到了2017年，NVIDIA改用自己設計的RISC-V處理器版本，發展出第二代Falcon控制器。 第二代Falcon控制器使用了64位元RISC-V指令集來設計，並根據自身需求，決定需要使用哪些指令，也加入自己的專用指令集，來對CPU設計進行最佳化。第二代Falcon不只滿足所有技術需求，而且效能更好，也幫助他們降低成本，就是因為採用開源設計。 三星電子(Samsung)採用RISC-V的情況也類似。三星早在2017年就已經開發出第一款內建RISC-V核心的晶片，經過三年多的設計迭代，該公司在2019年的RISC-V高峰會上，正式發表了第一款內建SiFive RISC-V核心的5G毫米波前端模組，接下來三星還有意在AI影像感測器、安全管理晶片與AI運算控制器等晶片中導入RISC-V。在5G毫米波前端這款解決方案中，RISC-V核心負責的任務是訊號處理，而非標準CPU所擅長的控制任務。這顯示RISC-V在某種程度上，可以靠著DSP延伸指令集這項擴充能力，取代某些原本要靠數位訊號處理器(DSP)實現的應用。雖然三星並未揭露未來RISC-V在影像感測器中所扮演的角色，但考量到影像感測器就跟5G射頻前端一樣，會有大量的訊號處理任務需求，可以合理推論，RISC-V應該會扮演某種接近DSP的角色。 除了在處理器、SoC內部扮演微控制器或訊號處理器的角色外，儲存相關應用採用RISC-V的速度也相當快。除了威騰(Western Digital, WD)對RISC-V全力相挺，發展出三款基於RISC-V指令集的核心(表1)，主要應用在NAND Flash控制器上之外，晶心科技技術長蘇泓萌透露，台灣某SSD控制器大廠的控制器晶片，也已經內建晶心提供的RISC-V核心。 從NVIDIA、三星，以及威騰等NAND Flash控制器的實際應用案例，不難看出這兩家大廠導入RISC-V的過程，是經過深思熟慮的。不管是GPU內部的控制任務，或是5G毫米波前端，其運作所涉及的軟體都是韌體，晶片開發者對此有完全的掌控能力。也因為晶片開發商可以一手掌控，不太需要考慮第三方軟體、應用在客製化CPU上執行的相容問題，所以晶片開發商可以大膽採用自己客製化發展的CPU硬體架構，以功率、效能與晶片面積(Power, Performance, Area)的極致最佳化為設計目標。 在通用處理器或主處理器方面，目前真的採用RISC-V的知名案例並不多見，僅阿里巴巴旗下平頭哥半導體所發表的玄鐵910，是基於RISC-V指令集架構所開發出來的通用處理器。對RISC-V陣營來說，玄鐵910的問世，固然有其里程碑的意義，但從玄鐵910的規格跟性能測試結果來看，跟Arm及x86陣營相比，還是有一段明顯的差距，在軟體、開發工具支援方面，要跟Arm、x86相比，也還有一段不小的距離。 指令集客製不難　難在維繫生態系完整 面對AI、IoT應用開枝散葉，相關應用開發快速且項目多元，標榜使用者可以自行客製化設計的RISC-V乘著這波風潮，在市場上來勢洶洶，作為嵌入式處理器IP龍頭的Arm，又如何看待？ Arm應用工程總監徐達勇(圖1)表示，AI、IoT應用無所不在，確實導致市場上出現許多標準CPU指令集不容易照顧到的新應用、新需求。這些新應用很符合商學教科書上所提到的「長尾理論」--個別應用的市場規模或許不大，但累積起來也是一個相當可觀的市場。對Arm來說，如何滿足這類應用的需求，自然是一個必須思考的問題，而Arm所提出的回應，就是在標準指令集之外，開放晶片開發者在共通的框架、格式規定下，進行客製化的指令集定義。 圖1　Arm應用工程總監徐達勇 事實上，客製化指令集在技術層面並不困難，但Arm直到2019年10月才推出Arm Custom Instruction(ACI)，是因為有許多技術以外的考量。例如CPU硬體加上客製化指令之後，編譯器(Compiler)、除錯工具(Debugger)等開發工具，以及處理器上執行的軟體等生態系統的配套，能不能支援開發者自己定義的客製化指令，就是一個大問題。客製化指令立意雖好，但實際上使用者/客戶並不多，而且大多是有雄厚研發資源的大廠，因為客戶必須要有定義指令的能力，並自行克服軟體破碎的問題。 經過審慎思考後，Arm決定在其現有架構中，開放部分客製化指令集，滿足客戶彈性修改CPU指令集設計的需求，但客製化必須符合Arm預先定義好的規範，以避免編譯器、除錯工具無法理解這些開發者自訂義的指令。Arm認為，這是兼顧設計者需求與生態系完整的兩全對策。 SSD控制器便是一個對客製化指令需求很高的應用，因為SSD控制器所做的工作重複性很高，但這些工作卻往往得用到許多條標準指令才能完成，導致CPU經常耗費大量資源在抓取指令(Fetch)上。若能將常用的多條指令整合成一條客製化指令，如圖2，便能加快記憶體存取、編譯與寫入的速度，不只能減少指令執行時所占用的記憶體，也能進一步縮小晶片的尺寸、降低功耗。這是客製化指令對某些客戶非常有吸引力的主要原因之一。 圖2　客製化指令集的基本概念與優劣勢 但客製化之後的指令，必須確保編譯器或除錯工具的夠解譯，否則後面的應用產品開發將無法繼續進行下去。為了避免這種情況發生，相關工具配套必須先到位，或是晶片設計者必須自行備妥這些工具。 天底下沒有白吃的午餐，雖然開源常被跟免費畫上等號，但開源絕不等於免費。光是一套完善、成熟的開發工具，就需要投入大量人力進行研發跟維護，這很難是完全免費的。此外，即便是使用RISC-V這類開源架構設計晶片，仍會有工程開發成本，並且承擔市場風險。如果進行成本精算，開發者的總成本不一定會比取得現成的IP授權來得低。 大廠競相投入RISC-V　背後有其戰略用意 SiFive總裁暨執行長Naveed Sherwani對最近幾年RISC-V廣獲業界矚目，聲勢一路看漲的現象，也有一番值得思考見解。他認為，就技術層面來說，RISC-V的自由與彈性，確實是讓不少大廠對RISC-V產生興趣的原因。但RISC-V能有今天一片欣欣向榮的景象，連帶讓SiFive在短短幾年內就累積超過350個設計定案(Tape Out)的實績，且委託客戶不乏一線科技大廠，關鍵還是在每家廠商想要有與眾不同的產品。 標準CPU還是有其存在的價值，不會所有人都需要客製化的CPU，但如果是對自家產品有長遠發展規畫的大廠，最後一定會考慮在CPU裡面添加自訂義的元素，因為這會讓終端產品出現明顯差異化，進而凸顯自己的品牌色彩。蘋果(Apple)、Google、Facebook、Tesla等大廠都自行為特定應用設計專用的SoC，原因也就在此。 其次，既有的CPU架構在應對AI、IoT所帶來的多樣化需求時，確實有些力有未逮之處。不是現有CPU架構無法實現這些應用，而是在效率面、成本面還有很多改善空間。RISC-V填補了這些缺口，進而讓很多本來採用標準CPU架構，甚至是像英特爾(Intel)、Microchip這些本身就擁有自定義CPU架構的供應商，願意在RISC-V上投入資源。 最後，沒有任何一家廠商或是國家，會樂於見到單一技術供應商擁有市場壟斷地位，因為這會帶來許多風險。先不提新興國家的政府或科技企業對此會有疑慮，即便是美國的科技公司，也會想在既有的主流技術之外，扶植新的供應商與其抗衡。在這個時間點上，RISC-V成為一個頗具潛力的替代方案，且因為RISC-V是開源硬體，沒有權利金、授權費的問題，對大廠來說，只要投入少許資源，就能探索新的機會跟可能性，何樂而不為？ 總結來說，RISC-V社群能在短時間內如此蓬勃發展，背後不只有單一原因。有發展潛力的技術、AI及IoT等應用趨勢凸顯出標準CPU架構的問題，加上各家廠商與各國政府分散風險的戰略考量，都促成RISC-V爆紅。

在摩爾定律逐漸走向尾聲，處理器效能提升速度趨緩的情況下，為了榨出更多效能，以滿足人工智慧(AI)等應用對運算能力的需求，晶片設計者開始在主流的處理器IP之外，探索其他的可能性，例如異質運算、異質整合封裝概念的興起，都與CPU效能成長趨緩，有著密不可分的關係。 領域專用運算架構(Domain Specific Architecture)的觀念，為許多IC設計團隊帶來新的靈感。在標準處理器之外，利用客製化的指令集跟邏輯電路，提高特定某幾類運算任務的執行效率，以便讓處理器在功耗、晶片面積沒有大幅增加的前提下，執行特定任務時能有更高的效能，是領域專用運算架構的核心概念。而開放式CPU架構具有自由、可擴充等特性，正好與領域專用運算架構的想法一拍即合，也促成RISC-V在短時間內爆紅。 開放架構處理器的概念並非RISC-V首創，自2005年起，產業內便曾陸續提出OpenSPARC、OpenRISC、OpenCores等開源指令集架構，但始終面臨相關生態系不易建立，難以受到市場廣泛採用的難題。直到2010年加州柏克萊分校的Krste Asanović教授在其實驗室中開始一系列的開放原始碼研究，RISC-V即是他的RISC CPU研究計畫中的一項。隨後2015年，RISC-V基金會在瑞士成立，以非營利組織的形式推動RISC-V生態系進展，才奠定了RISC-V的基礎。 柏克萊掛保證　RISC-V成功引起產業興趣 晶心科技(Andes)技術長暨執行副總經理蘇泓萌(圖1)提及，柏克萊大學原先為了教學目的而開發出RISC-V，而柏克萊大學作為電腦科學人才培育的重鎮之一，其響亮的名聲，是初步吸引廠商對RISC-V產生興趣的原因。 圖1　晶心科技技術長暨執行副總經理蘇泓萌 與其他的開源硬體相比，RISC-V具有兩方面的優勢，一是簡單易學，二則是良好的商業模式。原本就是為了教學而發展出來的RISC-V，跟其他主流CPU或開源CPU相比，很容易學習上手，有些比較年輕的工程師，很可能在學生時代就已經接觸過RISC-V，因此開發團隊的培養、建構，跟採用主流CPU架構開發晶片相比，難度比較低。而商業模式方面，RISC-V是開源硬體，開發者不用支付授權費、權利金，免於承擔龐大的資金壓力，也讓許多廠商更願意嘗試在晶片中採用RISC-V架構。 SiFive總裁暨執行長Naveed Sherwani(圖2)則從天時、地利、人和的角度，來分析RISC-V快速竄起的原因。在人和方面，Sherwani的觀點與蘇泓萌類似，認為從學術教育需求中誕生的RISC-V，其單純易學、容易客製化的特性，讓RISC-V在推廣時占了很大優勢，這也讓半導體大廠與EDA工具業者看到RISC-V的發展潛力，進而提供支持。這是其他開源或可組態(Configurable)CPU所不曾享有的待遇，也是RISC-V聲勢快速上漲的原因。 圖2　SiFive總裁暨執行長Naveed Sherwani 各國追求半導體自主　RISC-V來得正好 至於在地利方面，由於國際政治的對立加劇，許多國家都需要在談判桌上累積更多籌碼，而半導體作為重要的戰略物資，自然是各國爭相投入扶植的產業。事實上，SiFive在2019年曾經在埃及、巴基斯坦等根本沒有半導體產業的國家舉辦RISC-V論壇，結果動輒吸引數百人、上千人出席，原因也在於各國都想要在半導體領域掌握一定的自主權。對於沒有半導體或資訊科學基礎的國家來說，RISC-V是一個很好的起點。 中國為了追求半導體產業自主，在RISC-V上所投入的資源，更是不在話下。近期中國開放指令生態聯盟才剛舉行CRVS 2020研討會，會中探討了中國RISC-V生態系的未來發展方向，以及中國本土業者在RISC-V處理器設計、驗證、矽智財(IP)與軟體工具等的發展成果，顯示中國有很強烈的企圖心，欲利用RISC-V創造出屬於自己的處理器生態系統。 摩爾定律走向尾聲　運算效能提升要靠客製化 而在天時部分，摩爾定律的進展趨緩，導致處理器效能提升速度大不如前，加上AI應用蓬勃發展，都使得晶片業者必須設法在既有的CPU架構外另闢蹊徑，以滿足客戶對運算效能的需求。 Sherwani就指出，如果處理器的效能提升速度，還能保持十多年前的水準，業界恐怕不會對RISC-V產生這麼大的興趣，因為標準CPU就能滿足應用需求，就算有些電晶體閒置不用或工作效率不彰，對晶片公司跟使用者來說也無所謂。但在摩爾定律走向尾聲，客戶對運算效能的需求卻因為AI暴增之際，晶片業者必然要想辦法讓處理器上每個電晶體都能發揮到極致。針對特定應用進行客製化設計，則是實現這個目標必然要走的路。 蘇泓萌也認為，RISC-V的發展，跟AI有很密切的關係，當AI應用不斷更新，以聲音、人臉辨識與資料中心為主的應用發展比通用的處理器開發更快，須要彈性靈活的解決方案，允許客戶自行修改指令集，才能透過硬體加速滿足AI的效能需求。 應用廣泛的RISC-V便是AI加速的解決方案之一，藉其彈性修改的特性，可依照不同客戶的需求客製化處理器，縮短產品從開發到上市所需的時間。目前RISC-V架構以中低階產品為主，並以美國及中國發展最快。未來RISC-V將走向高階產品，同時持續與學界合作拓展整體生態系。 生態系建立仍為RISC-V最大考驗 基於精簡、可擴充、易於客製等優勢，讓許多廠商對RISC-V躍躍欲試。具代表性的科技公司如英特爾(Intel)、三星(Samsung)及高通(Qualcomm)三大廠商皆對RISC-V處理器IP/解決方案商SiFive投入資金；而聯發科除了是RISC-V基金會的成員之一，也是晶心最大的股東，令市場更加看好RISC-V的發展前景。面對處理器開放架構應用的討論，處理器大廠Arm則選擇部分開放自家處理器架構，因應日益增加的客製化需求。 主流的處理器IP與開放式架構兩陣營各有支持者，而RISC-V架構的出現，提供處理器設計人員在現有IP之外，另一個更具彈性的選擇。基於開源的核心宗旨，RISC-V的開放性可加速創新。然而硬體架構仍須搭配編譯器與軟體工具支援，才能發揮其作用。因此RISC-V的挑戰便在於建立一套完整的支援系統，藉由建立生態系來穩固市場定位，期望未來與主流處理器並駕齊驅。 為了建立RISC-V生態系，學界與業界人士成立基金會共同推動，RISC-V社群中的處理器廠商之間除了各自的策略布局，同時反映了半導體產業的競合關係。蘇泓萌表示，RISC-V社群的廠商間呈現合作性競爭(Co-opetition)關係，競爭對手與合作對象間並沒有明顯的界線。生態圈中存在競爭，但是上下游廠商，甚至競爭對象還是可以合作把餅做大，透過互相支援拓展RISC-V生態系。

氮化鎵(GaN)成為電子產業的熱門技術，圍繞氮化鎵的產品、可靠性和解決方案是目前業界關注焦點。其中2020年是消費類充電器，特別是快充市場快速發展的重要時間。隨著市場不斷成熟和趨勢日益明確，消費者對小尺寸和高功率快速充電器的需求越來越大，市場前景可期。GaN快充的其中兩個重要技術指標就是高功率密度和高效能。高功率密度呈現在同一額定功率下的小體積，而高效能則表現於節能環保和更低的工作溫度上。氮化鎵零組件由於具有極高的開關速度及同一晶圓下的小導通電阻，使得更高的效能和開關頻率快速充電成為可能。 2020年採用氮化鎵零組件的快充技術進入快速發展階段，根據產業調查顯示，作為消費類電子指標的手機產業中，目前已經有華為、小米、OPPO等多個知名品牌推出了使用氮化鎵的快充產品。電商方面，更有多達20個品牌先後推出氮化鎵快充產品。本文將探討充電器的技術發展趨勢和氮化鎵功率零組件在高功率、小型化需求下的巨大市場前景。 圖1總結了兩個常見的功率段下，充電器的主要電路和功率密度以及效能指標要求。針對75W以下(30W~65W)的充電器，目前主要電路為單端準諧振(Quasi-Resonant,QR)返馳或主動鉗位返馳(Active Clamp Flyback, ACF)兩種電路。最高效能指標要求接近94%，功率密度要求20W/in3。而高於75W(100W~300W)的充電器，目前基本採用兩級電路方案，前級是功率因數校正電路(PFC)，後級為LLC諧振或其他隔離DC/DC電路。最高效能目標要求達到95%，功率密度要達到22W/in3以上。與傳統矽(Si)基功率零組件相比，新材料的氮化鎵零組件具有更高的性能，為充電器，特別是快充產品的小型化和高效能帶來新的可能。 圖1　充電器市場拓撲電路和技術指標 氮化鎵效能高於矽基零組件 氮化鎵零組件由於其寬能隙特點，它的主要優勢在於高開關速度和低開關損耗上。另外，相比同一晶圓大小的功率零組件，氮化鎵功率零組件具有低於矽基零組件的通態電阻，因此系統層面可以帶來更高效能、低工作溫度和小體積的特點，非常適用於小體積、高功率密度的充電器產品設計。總結已量產的氮化鎵功率零組件與目前市場上較優的矽基MOSFET進行比較，可以發現氮化鎵零組件在具有較低的通態電阻下，同時兼具更低的驅動電荷Qg、漏柵極電荷Qgd和輸出能量Eoss，使得高頻率高效能成為可能。 圖2是典型的準諧振(QR)返馳電路拓撲，由於它的低成本和較高可靠性，多用於充電器電路中。在電路中為了提高充電器的功率密度，一個直接的方法就是增加開關頻率來降低變壓器等元件的尺寸。然而提高開關頻率以後，必然將帶來額外的零組件開關損耗和升溫。QR返馳電路主要有兩個與開關頻率相關的損耗，頻率越高相應損耗越大： 1.在功率零組件關斷瞬間原邊電流達到峰值電流，功率零組件在硬關斷過程關閉，存在電壓電流交疊的關斷損耗。可以由零組件驅動電荷Qg和漏柵極電荷Qgd參數來評估。 2.在零組件開通時刻，由於此時電流基本為零，因此不存在開通電壓電流交疊開關損耗，但QR返馳電路在高壓交流電壓輸入(230Vac)條件下零組件開通瞬間漏源極電壓並不為零，所以存在由於內部寄生電容放電產生的放電損耗。它可以由寄生電容對應的輸出能量Eoss參數來評價。 圖2　典型的準諧振(QR)反激電路拓撲和開關過程中的損耗 評價一個功率零組件特性重要指標是品質因數(Figure Of Merit, FOM)，它綜合評估零組件的通態和開關特性，越小的FOM代表越優的零組件性能。其中Input FOM表明了零組件在同等通態電阻下，零組件的開關過程中電壓電流交疊損耗，它是硬開關電路評估零組件最重要的指標，例如QR返馳電路的關斷損耗就可以用這個指標來比較。如圖3所示，在相近通態電阻(50~60毫歐)條件下，氮化鎵零組件的漏柵極電荷Qgd僅為矽基零組件的6%，導致開關過程中氮化鎵零組件電壓電流交疊損耗遠小於矽基零組件，約為矽基零組件的五分之一。 圖3　氮化鎵和矽基零組件總電荷比較，以及交疊開關損耗比較 QR Flyback FOM表明QR返馳電路中在同等通態電阻下零組件在200V下寄生電容產生的放電損耗，這裡電壓條件為200V是因為，當輸入交流電壓為高壓230Vac條件下，QR返馳電路功率零組件漏源極電壓約為200V條件下開通，將在此條件下產生寄生電容影響的開通損耗。圖4可以看到，在相近的通態電阻下，氮化鎵零組件的Eoss僅為矽基零組件的60%左右，導致開通電容放電損耗遠低於業界良好的矽基零組件。因此總結分析，氮化鎵零組件在各方面零組件性能上均優於矽基MOSFET零組件，適用於高頻化高效應用，實現優異性能。 圖4　氮化鎵和矽基零組件的輸出能量Eoss比較 產品應用及可靠性測試 從研發工程師的角度分析，在研發充電器產品時主要關注以下三個方面：第一是產品的可靠性，代表零組件在產品壽命中具有高的可靠性和低的失效率，滿足產品的設計壽命；第二是低成本，除了零組件自身成本以外，還需要考慮整體的BOM成本和生產成本；第三是產品能夠快速推向市場，縮短產品設計周期。 例如廠商GaN Systems一直致力於氮化鎵功率零組件的研發和生產，目前已經擁有完整的產品應用領域、高效工作電流和優良封裝的氮化鎵產品線。其中針對快充市場，GaN Systems推出650V 5×6毫米PDFN封裝的氮化鎵零組件，通態電阻從150毫歐(GS-065-011-1-L)到450毫歐(GS-065-004-1-L)，可以用於30W到300W的充電器產品中。可靠性方面，GaN Systems按照JEDEC標準的產品認證流程，具有部分測試高於JEDEC標準的測試項目和延長測試時間的倍數。同時基於氮化鎵零組件自身特性，增加了多個額外可靠性測試項目，比如高溫開關動態壽命測試，以確保氮化鎵產品的可靠性和工作壽命。 EZDrive驅動方案 對於增強型氮化鎵零組件驅動，驅動電壓為6V左右，關斷電壓可以為0~10V，而傳統的帶驅動的充電器控制IC輸出驅動電壓一般為12V，因此為了和控制IC的驅動電壓配合，需要進行驅動電壓的電平轉換。其中GaN Systems提出了低成本的EZDrive電平轉換電路，透過簡單的四個小分離元件(RUD/CUD/ZDUD1/ZDUD2)實現驅動電壓的轉換，採用該電路後，氮化鎵零組件驅動實測波型VGS沒有任何過充和干擾振盪(圖5)。 圖5　EZDrive電平轉換電路和驅動波形 使用EZDrive電平轉換電路配合氮化鎵零組件驅動的另一個優勢在於，其驅動電阻Ron和Roff外置(圖6)，可以透過驅動電阻來控制漏源極驅動電壓斜率dv/dt進而優化EMI設計。和其他單晶片整合驅動GaN方案相比，氮化鎵零組件加上EZDrive電平轉換電路具有更強的靈活性，並充分利用控制IC內部整合的驅動，實現低成本驅動氮化鎵零組件，同時由於驅動電阻外置，可以控制開關dv/dt斜率達到優化電磁干擾(EMI)設計的目的。 圖6　EZDrive電平轉換電路控制漏源極電壓上升和下降斜率dv/dt 氮化鎵充電器解決方案 採用氮化鎵功率零組件，能夠為充電器特別是快充產品的小型化、高效能、低溫度和低成本帶來可能，將會帶來新的市場機會。為了加速氮化鎵產品的設計與開發，GaN Systems推出針對快充等充電器市場的解決方案，方案覆蓋了30W到300W的功率等級，包含多個充電器常見功率和電路拓撲(準諧振QR返馳/主動鉗位返馳ACF/LLC諧振/功率因數校正PFC等)，這些方案都採用了氮化鎵零組件實現高效能和功率密度。圖7是整合650V 5×6毫米PDFN封裝的氮化鎵零組件和EZDrive驅動電平轉換電路的子板(Daughter Card)。可以利用子板快速取代TO220等封裝矽基MOSFET零組件，以評估氮化鎵零組件在性能上的優勢。其中EZDrive電平轉換電路利用四個小分離元件(R1/C1/D2/D3)實現氮化鎵零組件與傳統驅動器或控制器IC的低成本相容。 圖7　氮化鎵5×6毫米PDFN零組件及EZDrive電平轉換電路小子板參考設計 65W高功率密度(18.5W/in3)PD方案是針對快充市場新推出的整體解決方案(圖8)，其攜帶了150毫歐氮化鎵零組件(GS-065-011-1-L)，採用準諧振電路達到低成本、高頻率解決方案。方案最高效能接近94%，滿足CoC V5 Tier2的效能和待機功耗要求，帶殼高殼溫低於65度以下。除了兩層PCB板低成本設計、高效能和高功率密度之外，方案通過安規標準及EN55032 B類EMI傳導和輻射的全面測試，支援USB-C多種協定輸出，協助使用者縮短產品設計周期，產品快速推向快充消費市場。 圖8　 65W PD快充參考設計 如圖9所示，300W高功率密度AC/DC充電器方案使用GS66504B氮化鎵零組件，電路採用同步升壓PFC和LLC諧振電路中，實現了最高95%的效能，34W/in3的功率密度，滿足EN55032 B類EMI傳導要求。其中LLC諧振軟開關電路開關頻率達到500kHz，展現氮化鎵功率零組件在高頻軟開關電路下的獨特優勢。 圖9...

高效能、低損耗的開關元件，對於馬達控制電路跟切換式電源供應器而言，是不可或缺的核心元件，以往這類開關元件都是以矽為基礎的MOSFET跟絕緣柵雙極電晶體(IGBT)，但氮化鎵(GaN)與碳化矽(SiC)這兩種寬能隙(WBG)材料的出現，正在逐漸改變這個市場的樣貌。 與矽相比，GaN跟SiC具有更低的導通電阻、更高的切換頻率，同時也能承受更高的電壓。這使得基於寬能隙材料的電源供應器跟馬達驅動設備，外觀尺寸將變得更小巧，但輸出功率卻比基於矽開關的設備還要更高。對電源產業來說，這些特性不只讓既有的產品性能更優異，同時還為相關業者開拓了新的應用市場。 量測儀器業者也從這波新材料導入所觸發的電源產業革命中，看到的新的機會與新的挑戰。由於應用更多元化，原本提供切換式電源產品，主力應用在PC、伺服器與消費性電源市場的業者，開始接觸到電動車、能源等新的垂直產業，但這些產業都有自己行之有年的產業標準跟規範，且還在與時俱進當中。如何讓工程師快速熟悉相關規範、簡化量測作業，甚至縮短產品開發時程，也成為儀器供應商的責任。 新應用、新挑戰與新機會 是德科技應用工程部專案經理蕭舜謙(圖1)指出，對電源量測來說，寬能隙元件的出現，最直接的影響就是其開關頻率比矽要高出一大截。以往以矽為基礎的MOSFET或IGBT，開關頻率往往只有數百KHz，最高也不過在1~2MHz之間，但寬能隙元件的開關頻率可以達到數十MHz，以後還有可能會拉得更高。 圖1  是德科技應用工程部專案經理蕭舜謙 因此，要開發基於寬能隙元件的電源應用，開發者第一個要面對的，就是儀器的速度必須跟上元件的開關頻率。但開關頻率拉高，除了令既有的電源量測儀器要跟著升級之外，設計工程師還會需要使用新的儀器，例如網路分析儀、EMC測試儀等。因為頻率跟雜訊是連動的，當頻率高過一定門檻之後，電源工程師應對電磁干擾(EMI)的方法，也必須跟著轉變。此外，開關頻率提高，也會讓工程師更難用傳統量測設備取得CV特性、S曲線等電源相關的關鍵參數。因此，電源應用開發只需要示波器跟電源探棒的想法，會越來越難套用在新一代電源的開發上。 如果把電源技術應用型態的拓展也納入考量，則電源設計者面對的問題將會變得更複雜。以往在開發電源供應器時，通常只需要做靜態量測跟功能性量測，動態量測的需求不多。但如果是電動車、能源等產業，這些產業奉行多年的標準，如JEDEC、IEC等，都會要求進行靜/動態同步測試，雙脈衝測試因而成為基本需求，這會用到任意波形產生器跟對應的軟體。且不同垂直應用還會有該產業必須遵守的標準規範，產品必須通過標準合規測試，才有機會進入市場。因此，把上述種種因素加總起來，電源相關產業的產品研發人員，正面臨一個新時代，需要新的設計工具跟儀器來輔助。 是德科技行銷處資深專案經理吳哲樂(圖2)則補充，在開發新一代電源的過程中，開發軟體、模型分析工具的重要性，會比以往更加重要。因此，在是德針對電源應用所推出的PD1000A平台中，除了對應的儀器硬體外，還有大量的軟體工具。這些軟體包含建模軟體和一系列電源電路模擬工具，讓工程師能更輕鬆地建立模型。而包含曲線追蹤、S參數與雙脈衝測試儀硬體的測試套件，能夠從實際的WBG元件取得量測結果，再利用先進的建模軟體，建立是德科技獨有的尖端WBG元件模型。這些模型之後亦可用於是德提供的先進設計系統(ADS)軟體，以模擬並分析高頻元件對於設計可靠度和EMI的影響。在完成第一個原型之前，設計人員可隨時變更設計，藉由省下不必要的設計週期，節省時間與成本。 圖2  是德科技行銷處資深專案經理吳哲樂 整體來說，電源設計團隊如果要開發基於GaN或SiC的新一代電源，且產品的目標應用不是傳統的電源供應器市場，開發者會面臨許多以往不曾遇到的挑戰，儀器供應商必須提供對應的Turnkey方案，才能發揮儀器供應商的價值。而測試軟體跟分析工具，則是這整套Turnkey中，不可或缺的一環。 寬能隙商機來臨　晶圓/元件測試最先有感 太克科技(Tektronics)資深技術顧問陳思豪(圖3)則指出，寬能隙材 料的革命，影響的不只是電源設備的設計開發，更上游的半導體晶圓測試，也需要有所因應。而台灣由於有很完整的晶圓代工跟封裝產業鏈，因此相關晶圓級/封裝級測試，需求已經有所反應。 圖3  太克科技資深技術顧問陳思豪 針對功率元件的晶圓級/封裝級測試，最主要的測試儀器是精密電源量測單元(SMU)，而隨著功率元件從矽逐漸轉變為WBG材料，儀器要量測的基本參數其實沒有太多改變，諸如IV曲線、CV曲線、S參數，以及反向電流特性等。但因為大功率是WBG元件一個很重要的特性，因此WBG元件測試的電壓、電流需求，普遍比以往的矽元件來得高，進而促使太克發展出支援高功率、大電流測試的Keithley 2600 PCT系列儀器。 不過，在元件測試端，就跟在系統測試端的情況類似，測試軟體所扮演的角色也越來越吃重。除了基本的測試項目外，為了確保元件可靠度能滿足特定垂直產業需求，不管是晶圓測試還是封裝測試，都需要額外加測很多測試項目，有時加測項目可以達到上百項。因此，利用軟體來實現測試自動化，甚至是用客製化軟體來幫客戶滿足特定測試驗證需求，變成儀器商一個很重要的價值所在。 另一個有趣的觀察點在於，WBG元件測試設備跟軟體的需求，其實不完全來自半導體晶圓廠或封裝廠，有一部分台灣的電源OEM廠商，也開始採購原本用在半導體測試領域的解決方案，以便在採購的元件到貨時，進行進料檢驗(IQC)跟元件分級。陳思豪認為，這是台灣電源產業發展的好現象，顯示有些電源業者已經開始轉往高品質、高附加價值的產品線，而不再只是一味追求低成本。 至於在應用系統的測試方面，太克科技業務經理吳道屏(圖4)則認為，WBG元件所帶來的新技術需求，主要出現在電源探棒上，畢竟對示波器或RF測試儀器來說，量測電源應用訊號跟雜訊所需的頻寬，其實都遠低於目前最先進的高速介面跟無線通訊技術，但電源探棒的需求，是電源系統量測所特有的。 為了因應大功率發展趨勢，電源探棒的性能必須更上一層樓，否則隨著元件上的電壓越來越高，加上要做動態量測，電源設計工程師工作的危險性會隨之大增。事實上，電源量測本來就是有相當風險的工作，因為開關元件會有反向電流，當高側跟低測在切換時，萬一不慎同時導通，出現短路，不僅元件燒毀，正在量測待測物的工程師也會有人身安全的問題。 此外，由於WBG元件的切換速度很快，倘若探棒上的寄生電容沒有相對應的降低，示波器量測到的波形就會跟著失真，讓設計人員無法取得真實的波形。所以，探棒技術的革新，其實是讓WBG元件的應用研發得以開展的關鍵要素。針對WBG元件的應用測試，太克研發出IsoVu探棒系統，該探棒使用光學技術實現完全的電隔離，共模耐壓超過2000V，且寄生電容的容值遠低於傳統探棒，使其成為量測高壓、高頻切換WBG元件的理想選擇。