半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞，過去製程微縮是達成每兩年同樣單位面積中，塞入兩倍電晶體最主要的手段，然而製程微縮在近年也碰到物理極限瓶頸的挑戰，如何持續透過技術的演進改善積體電路的效能，成為半導體產業最重要的任務，「先進封裝」成為最近幾年提升晶片效能的重要技術，相關技術受市場重視程度也水漲船高。
半導體線寬/線徑的微縮遭遇技術挑戰，晶片或裸晶的整合成為推升半導體效能的另外一個手段，立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合，但目的同樣都是為了提升電晶體的集積度，從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術，到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。
先進封裝成長動能強勁
先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出，2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%，相較非先進封測技術產值CAGR約2.4%，與整體封測業產值成長率約5%，成長動能相對突出，且2024年先進封測產值與其他產值比重將進一步縮小。
隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展，未來幾年5G與AI將引領科技應用發展的腳步，而半導體晶片製程走到3~5奈米，終端產品也要微型化與高度整合的晶片協助，須使用晶圓級封裝(Wafer Level Package, WLP)技術，如2.5D/3D IC、扇出型封裝(Fan-out Package)等，因應用領域或晶片類型不同會採用不同的技術，工研院產科國際所產業分析師楊啟鑫表示，主要目的就是提升效能與降低成本。
扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較，概念接近2.5D IC，且成本可低於TSV 3D IC，因而逐漸受市場青睞。而在市場需求部分，扇出型封裝晶片具備薄型化與低功耗之優勢，故在產品應用上以可攜式裝置為大宗，預計2021年將消耗363萬片12吋晶圓，相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量，已大幅成長約11倍。
而扇出型封裝若要能持續降低製作成本以增加應用，擴大製程基板的使用面積是最重要的手段，以12吋(300mm)晶圓來看，其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%，突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術，投入面板級扇出型封裝若能建立足夠的良率，將可以大幅降低成本，所以面板級扇出型封裝成為封測大廠2020年的發展重點，楊啟鑫指出，面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型，各廠也有自己的發展重點。
面板級扇出型封裝成兵家必爭之地
先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低，缺點為若低良率發生時將導致晶片損壞；後晶片的優勢在於可以製作高階晶片，大型且具高密度接腳，缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態，楊啟鑫說明，日月光積極布局扇出型封裝技術，除了自行開發之外，也與英飛凌(Infineon)及DECA的M-Series技術合作及授權，其他系列技術還包括：eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。
另外，全球記憶體封測第一大廠力成，近年積極發展邏輯IC封測，從中低階邏輯IC封測跨入高階面板級扇出型封裝技術，開發各種型態的扇出型封裝技術，符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump Free技術，對應較小顆IC封裝如PMIC/PA等；在高階晶片整合產品部分，則採用Chip Last技術，確保晶片封裝完好無損並盡可能提高良率。
面板級扇出型封裝已經成為封測大廠的下個戰場，楊啟鑫說，包括日月光、Amkor、力成及三星電子、Nepes等，皆藉由建產線或購併的方式相繼投入面板級扇出型封裝技術擴產，未來全球面板級封裝產能將持續提升。也由於目前該技術還未標準化，所以降低成本的能力就成為競爭勝出的關鍵，目前廠商大多開發L/S 10/10μm以下之技術，短期或有良率疑慮，但長期可減少繞線層數以降低成本，且能夠封裝具高毛利的高階晶片。另一方面，也是液晶面板廠舊產線的回春之道，群創就宣布未來三年內將一座3.5代面板廠轉型為封測廠。
大廠競相布局UHD扇出型封裝
另外，TSMC自2012年起量產矽中介層基板上晶片(Chip-on-Wafer-on-Substrate, CoWoS)技術，將晶片整合從同質推進到異質整合；加上2016年推出的整合型扇出(Integrated Fan-out, InFO)封裝，帶動晶圓廠也涉足封裝技術與服務。楊啟鑫強調，先進製程晶片成本急遽上升，所以以小晶片(Die-partittion)方式以提高良率及降低晶片成本，有越來越多5G/AI應用先進製程的晶片將導入CoWoS這類高階封裝技術。
晶圓廠發展封裝技術並不是為了與專業的封測廠搶生意，主要還是為了提升服務價值，提供效能更好的產品，TSMC整合型扇出封裝的成功讓製程微縮的瓶頸獲得舒緩。Yole 2020年發表的產業研究提到，2019~2025年間扇出型封裝技術CAGR為15.9%，且2025年產業規模將達30億美元，扇出型封裝被越來越多應用於5G、HPC、77GHz雷達與AiP模組這些明星級的應用。2020~2025年間的CAGR可高達76%(圖2)。此外，在同一時期，xPU晶粒和xPU HBM應用也將分別以20%和52%的CAGR強勢成長。
超高密度(Ultra High Density, UHD)扇出型技術預期CAGR為20.2%，截至2025年其收益將成長至15.32億美元。新的HPC產品將出現，與2.5D Interposer中介層技術相比，將會需要更多UHD扇出作為更具成本效益的先進封裝。另外，HD扇出型的營收預期將以15.8%的CAGR成長，產業規模2025年達到12.91億美元，高階新興應用將帶動先進封裝的技術與市場發展。
Chiplet帶動先進封裝技術與市場
而在設計概念上，近年發展出小晶片這個趨勢，由來是昔日在CPU場域中的兩個宿敵Intel和AMD在其2017年合作計畫中提出來的，2018隨即被納入DARPA的ERI議題中。過去電路設計與系統級整合的概念SoC都是在「大晶片」的邏輯下，但如果為了整合新功能模組而加大晶片面積，於最先進製程上製造大晶片是很不划算的，而且晶片面積擴大，由缺陷密度導致的良率損失也跟著成長。
解決方法是讓需要講求效能的電路使用最先進製程製造，其它對效能要求較低的電路、或者有專屬製程的電路如DRAM等則另外製造。因為功能模組化，有些Chiplet可以一用再用，甚至變成公共矽智權，大幅減少設計的時間和成本。實際做法是多個Chiplet安置於中介層上，以封裝的方式將數個Chiplet做成一個高效能的晶片，Intel將這種多Chiplet的平面封裝叫做Embedded Multi-die Interconnected Bridge(EMIB)。上下堆疊的架構則稱為Foveros，而將兩種概念合併的，就是上下晶片堆疊、左右晶片交互聯通的叫co-EMIB。
Chiplet是一個可以兼具高整合與低成本的模式，讓電路設計標準化與模組化，也將帶動新興封裝技術的發展，工研院資通所長闕志克表示，IC設計業者可透過晶片封裝技術，將自身設計的IC與第三方供應的Chiplet整合在同一封裝內銷售，省去高昂的IP授權費用，而權利金視銷售量支付，降低IC設計整體成本支出，打造高效能、有彈性且可快速上市的小晶片設計技術，也讓半導體製造商的商業模式更多元。未來可見的Chiplet設計會整合進更多的功能晶片，而其中介板的矽晶面積更大，包含許多互連和路由，是為主動式中介板。
封裝技術過去一直是半導體製造的配角，在製程微縮持續推動的狀況下，受重視程度並不高，然而進入7nm以下，製程推進越來越困難，透過封裝技術的發展讓晶片效能改善得以維持摩爾定律的推進，先進封裝更將是未來幾年市場關注的焦點，將成為半導體製造的最佳主角。
