Chiplet

高科技可以說是台灣這幾十年最重要的產業，工研院多年來協助國內產業發展，提供技術服務、人才，面對產業挑戰接踵而來，工研院資通所所長闕志克針對半導體新興小晶片(Chiplet)產業模式、5G開放架構、人工智慧晶片、新興應用測試技術與設備等，希望可以協助國內高科技產業面對眼前與未來的挑戰，持續忠實扮演台灣資通訊產業最佳幫手的角色。 工研院資通所所長闕志克表示，工研院希望開發的技術不是針對單 一廠商，而是能夠協助一個產業、一群廠商，幫國內高科技產業面對眼前與未來的挑戰。 Chiplet模式降低IC設計廠產業競爭門檻 傳統上IC設計就是許多矽智財(SIP)的集合，但是隨著半導體製程不斷演進，先進製程成本越來越高，導致小型IC設計公司競爭門檻不斷提高，Chiplet設計就是讓IC設計公司只專注在自己專長的部分，包括設計與生產都透過最具競爭力的方式，其他IP過去需透過授權取得，未來就直接交易裸晶，再使用系統級封裝(System in Package, SiP)技術生產出完整晶片。 在這個模式底下，IC設計公司可以節省IP授權費用，直接購買裸晶或用交易的方式取得其他功能電路，在最終晶片出貨時才需支付費用；同時專注將自己專長的小晶片電路量產，可降低製造時間、成本；事實上，相關作法在大型IC設計公司已經行之有年，但發展適合小型IC設計公司的Chiplet產業鏈(ecosystem)與商業模式(Business Model)對台灣整體IC設計產業的發展更有幫助。 Chiplet的設計模式會對現有的商業模式帶來衝擊，以IP公司為例，過去授權費是主要收入來源，而在Chiplet模式下，不僅損失授權收入，還要負擔硬體的庫存。然而，現有的半導體先進製程，對中小型IC設計公司來說負擔太高，用不起先進製程在產品競爭力上就矮人一截，帶動Chiplet產業鏈發展越來越具體。另外，每個小晶片會用自己最佳化的製程生產，不再像過去強迫使用同質製程做成SoC，透過半導體異質封裝技術進行整合，也會讓晶片成本下降，適合中小型IC設計公司投入。 Chiplet是在每一個功能電路尋求最適合的製程，所以精神是在效能與成本中取得最佳化，可能因為某些功能電路採用較差的製程，而犧牲部分晶片的效能，因此更適合中小型IC設計公司，因為領導廠商的旗艦產品也希望在效能上取得領先，而中小型IC廠的產品通常都不屬於這個類別，反而是設計、製造的彈性，且能在某些電路上享受先進製程的效能。 建構5G開放架構底層技術 5G產業化的過程帶動開放架構的發展，過去大型電信設備商硬體、軟體、服務一條龍的銷售模式，帶來一些挑戰與質變的聲音，第一個階段是希望將硬體與軟體解構，硬體希望盡量標準化，可以降低成本。接取網路(Radio Access Network, RAN)又分成無線電單元(Radio Unit, RU)、中央單元(Centralized Unit, CU)、分布單元(Distributed Unit, DU)三個部分，標準化/開放的過程中，首先受惠的就是台灣的網通與伺服器廠商。 相較於2G、3G、4G時代，國內產業對技術規格、標準的掌握度不高，但5G標準就有很大的進展，台灣大概從2014年就投入5G標準的制定工作，而且切入最底層技術難度也較高的實體層(Physical Layer)與Layer 1協定技術開發，甚至貢獻了部分研發成果到國際標準制定組織，過去這些技術台灣的掌握度都很低，此舉有助於台灣廠商在5G O-RAN發展的過程中，建立良好的競爭基礎。 而應用與市場的發展，開放架構在企業專網會更有機會，由於一般公網要求更多功能包括：移動性、覆蓋率等，專網運作範圍相對較小，而且多數用途為智慧製造，所以並不要求移動性，網路功能要求較公網低，技術挑戰也小，而企業專網要求自主性與低成本，更有意願採用開放架構。 協助晶片廠導入AI技術 而未來AI應用無所不在，不管是哪個領域都會有AI的需要，現階段不是所有晶片公司都擁有AI技術團隊，因此工研院開發了一個AI解決方案，希望能對產業有所幫助；分成三個層面，第一是AI晶片架構分析工具，適合大型IC設計公司如瑞昱、聯發科，想要自己開發AI晶片；第二類是中型的IC設計公司就與工研院合作開發AI晶片，如神盾；如果廠商只想要一個通用型的AI引擎，也可以透過軟硬體參考設計輕鬆導入。 AI底層的硬體，如何協助AI模型更有效的運作非常重要，目前多數台灣廠商的需求，不是要開發一個純AI晶片，而是希望在各自原有的技術產品上加入AI功能，尤其工具與編譯器(Compiler)這部分台灣廠商的能力都相對不足。另外，針對影像處理，希望透過算法的設計，降低運算的負擔，以車輛辨識為例，沒有必要把每個影像都當作獨立的運算單位，這樣太浪費處理器資源，可以參考前一個處理結果，只處理變化的內容，有效降低運算需求。 建立高階測試能力與設備研發實力 展望未來幾年，資通所想要發展關鍵技術的測試能力，包括新興產業的測試方法與測試設備，如5G、Micro LED與電動車電池等，這兩年台灣5G技術的發展，算是有一些成果，未來5G系統運轉，對於系統的效能測試，可以藉由先前累積的技術協助產業。另外，台灣半導體產業實力毋庸置疑，但是台灣在IC測試設備還是仰賴國外的廠商，自製設備的市占率僅約2%，要能測試晶片，設備的技術等級通常要更高階，尤其測試設備的晶片，技術等級更高。這部分的市場量不大，但是技術門檻高，市場競爭對手少，產品毛利率也高，台灣未來應該朝向高質化領域發展。 Micro LED近期成為產業熱門話題，一小片螢幕就有上百萬顆LED，如何點亮？如何進行快速的瑕疵檢測？也是未來Micro LED產業化之後一個重要的議題。最後，越來越多電動車上路，裡面的電池淘汰之後，還有很多利用價值，如何回收測試利用也是非常重要的一環。台灣多年來在晶片測試領域表現領先，但是相關設備一直未能自給自足，有能力自行生產測試設備，對於更長久的產業競爭優勢非常重要。

在摩爾定律越來越難繼續向前推進的情況下，將一顆SoC切割成多顆Chiplet，再藉由先進封裝技術完成整合，以便在晶片面積、生產良率與效能之間取得更好的平衡，已經成為許多高階晶片所採用的做法。諸如英特爾(Intel)、賽靈思(Xilinx)與聯發科，都已經在自家產品線上導入了Chiplet的設計理念，使得Chiplet成為半導體業內一個備受矚目的議題。 英特爾架構日展示技術火力　Chiplet概念運用日廣 日前英特爾在暌違18個月後，再次舉行架構日(Architecture Day)活動，除了一口氣更新其處理器、獨立繪圖晶片與FPGA等產品的發展路線圖外，同時也在先進封裝跟Chiplet上面有許多著墨。 英特爾資深首席工程師Ramune Nagisetty表示，該公司所發明的EMIB跟Foveros技術，已經應用在許多晶片產品上，在此基礎上，英特爾將以繼續縮小封裝的Bump Pitch、提高Bump密度為目標，讓先進封裝得以支援更多I/O。目前EMIB與Foveros的Bump Pitch分別可達55~36微米及50~25微米，未來的目標是要將Bump Pitch縮小到10微米以下。混合接合技術將是實現此一目標的關鍵技術，目前英特爾已經完成該技術的試產。 而為了實現更複雜的封裝，滿足未來Chiplet的需要，英特爾的封裝團隊正在發展Co-EMIB與Omni-Directional Interconnect(ODI)等新的封裝技術。Co-EMIB(圖1)是一種混合了2D封裝與3D封裝的技術，利用EMIB將多個已經完成堆疊封裝的晶片模組串接起來，再安置於同一個基板上，這會使英特爾得以實現更大型、更複雜的多晶片模組整合，而且也讓晶片設計人員可以更自由地將晶片切割成Chiplet，提高設計的靈活性，亦有助於加快產品上市跟提高良率。 圖1　Co-EMIB封裝 ODI(圖2)也是一種有助於提高設計自由度的封裝技術，也可以視為TSV概念的變形運用。TSV是以晶片上的垂直穿孔作為互聯的通道，因此隨著TSV的數量增加，晶片設計人員必須預留更多晶片面積給這些穿孔，其實是相當大的浪費。而且在進行3D堆疊時，面積比較大的晶片一定要在下層，否則整個堆疊的結構容易不穩定。ODI則是反其道而行，藉由在晶片外面的金屬柱來實現晶片與基板的互聯，這不僅可以節省TSV占用的空間，同時也可以實現上大下小的堆疊結構，讓封裝設計者有更多的彈性。 圖2　ODI封裝 此外，因為金屬柱直接與基板互聯，因此基板可以透過金屬柱直接對上層晶片供電，或在基板與晶片間，搭建起頻寬更高的互聯線路，這些優勢都可以讓封裝設計者有更多揮灑創意的空間。 不管是Co-EMIB或ODI，其實都是在為日後Chiplet的整合需求預做準備。隨著先進製程的線寬越來越細，很多晶片已經不適合再使用最先進的製程製造，這已經是不爭的事實，例如記憶體、類比、射頻晶片所使用的電晶體，跟邏輯晶片的電晶體，在結構跟尺寸上就有很大的差異，與其硬要把不同種類的電晶體實作在同一顆晶片上，不如各自用最適合的製程技術分開生產，形成所謂的Chiplet，再藉由先進封裝技術把Chiplet整合在同一個封裝內。 要實現Chiplet，需要有兩根支柱，其一是實現實體互連的各種先進封裝技術，另一個則是Chiplet互聯的介面標準。在介面標準方面，英特爾正在大力推廣先進介面匯流排(AIB)標準(圖3)，希望讓Die與Die之間的介面得以標準化。Nagisetty表示，介面的標準化是非常關鍵的，在幾十年前，英特爾與其他合作夥伴，共同把PC主機板上的各種介面標準化，例如連接記憶體的DDR、連接GPU或其他周邊的PCI/PCIe，才創造出今天的PC生態系統。同樣的，Chiplet要普及，介面標準化的工作也是不可或缺的。 圖3　AIB 1.0與AIB 2.0標準比較 在Chiplet介面標準化方面，英特爾已加入CHIPS聯盟(CHIPS Aliance)，並將AIB標準與聯盟成員分享。此一標準目前已進展到2.0版，並且是完全開放、免權利金的標準，相關說明文件與AIB產生器等工具，都可以在Github上下載。 Chiplet後勢看好　封裝設計面對巨大挑戰 安矽思(Ansys)資深技術經理魏培森(圖4)指出，封裝技術的進步，是Chiplet能從概念轉化成實際產品的關鍵。封裝產業從很多年前就已經發展出多晶片模組封裝(MCM)與系統級封裝(System in Package, SiP)技術，但受限於基板材料特性及PCB製程的線寬/間距(L/S)限制，能在單一封裝中整合的晶片數量較為受限。 圖4　安矽思資深技術經理魏培森 矽基板跟高分子聚合物薄膜這類新材料的應用，以及隨之引入的半導體級線路製程，打破了傳統PCB基板對封裝設計所造成的限制，讓工程師得以在單一封裝內整合更多晶片。也因為後段封裝有了更進步的技術跟材料，讓前段晶片設計者開始思考將SoC設計化整為零，打散成多顆小晶片的可行性，進而形成今日備受業界關注的Chiplet概念。 但對後段封裝設計者來說，Chiplet概念的流行，將會使很多本來應該要由前段承擔的設計整合作業，變成後段封裝設計要承擔。而後段封裝設計者本來就有自己要面對的挑戰，例如採用矽中介層(Interposer)雖可讓連線密度大幅提高，但Interposer是很脆的材料，在晶片運作過程中，如何避免熱漲冷縮所產生的應力損壞Interposer，是封裝設計工程師所需要面對的棘手難題。像InFO這類以高分子材料做為重分布層(RDL)也有不小的挑戰，因為這種材料是軟的，很容易遇到邊緣翹曲這類問題。 簡言之，機械結構與可靠度的問題，是封裝設計工程師所面對的獨特挑戰，對於這方面的設計模擬作業，Ansys提供的解決方案包含Redhawk、Mechanical、Sherlock等結構模擬工具。也因為Ansys在這方面有相對完整的產品線，在封裝設計領域，Ansys的客戶群遍及全球各大OSAT廠與IC設計公司的封裝團隊。 但由於先進製程面對的技術挑戰越來越難以跨越，IC設計走向Chiplet將是必然的結果，因此可以預見的是，從事IC封裝設計的團隊，會遇到越來越多跟電性問題有關的挑戰，例如PI、SI。其實，目前從事先進封裝設計的團隊，就已經得設法處理PI、SI的問題，而隨著先進封裝要承擔更多功能整合的責任，日後封裝團隊要解決的電性問題肯定只增不減。這又帶出另一個問題，如何讓機電(機構+電性)的設計流程能更緊密地銜接起來？ 魏培森觀察，許多封裝設計團隊跟OSAT業者，正在積極發展專屬自己的客製化設計流程，一方面加快封裝設計的速度，另一方面也想藉此跟同業做更大的差異化。這點從Ansys為客戶舉辦的教育訓練課程出席率幾乎都是100%，就能看出端倪。因為封裝設計團隊如果要發展自己的客製化流程，工程師本身一定要是相關模擬工具的Power User，才能利用這些工具建立起自己的客製化流程。 因應Chiplet時代　設計環節不宜各自為政 針對Chiplet的前後段設計整合，益華電腦(Cadence)產品技術處長孫自君(圖5)開門見山地說，每個環節各自為政的時代已經結束了，從最前段的IC設計到中間的封裝設計，乃至PCB層級的系統整，以後一定會朝共同設計(Co-design)的方向發展。但這對電子產業來說，會是一個相當艱鉅的挑戰，因為歷經數十年發展，不同設計環節所使用的工具已經高度特化，同時也形成難以打破的高牆，要讓前後段流程平順地串接，是非常困難的事情。 圖5　益華電腦產品技術處長孫自君 以IC設計為例，EDA工具產出的標準檔案格式是GDSII，這是專門為IC設計的需求而設計的檔案格式，以提供幾何(Geometry)資訊為主，沒有太多跟電性有關的資訊，但IC設計簽核(Sign-off)正好相反，EMC/EMI/PI/SI模擬的目的，就是為了確定晶片設計的電性可滿足設計目標，且量產後實際運作不會出問題。因此，光是在IC設計層面，IC設計跟設計簽核團隊就很難協同工作，因為IC設計在收斂(Constrain)的時候，會希望規則越寬鬆越好，但設計簽核卻是用比較嚴格的角度來看待設計收斂，兩個團隊要合作，其實並不容易。 比較理想的作法是，設計簽核所使用模擬工具，其所產生的結果應該要回傳給設計工具，並動態地調整收斂規則，以便取得最好的設計成果，並提高設計作業的效率。這也就是工具業者常說的設計閉環(Close Loop)。但光是要做到這點，就有不少挑戰存在。 如果把IC設計跟封裝，甚至PCB放在一起，問題就更複雜了，因為IC設計是用GDSII，但PCB設計所使用的檔案格式卻是Gerber，光是檔案格式的轉換作業就是浩大工程。而且跟主要由直線、橫線這類單純幾何元素所構成的GDSII相比，Gerber裡面會有非常多GDSII不會用到的複雜幾何圖形，例如鋸齒線路、菊鏈等設計技巧。 為了推倒前後段各個設計環節之間的高牆，Cadence近年來一直在拓展其工具組合，試圖為電子設計各個環節的工程師提供功能更強大的設計工具。這些由Cadence提供的工具，跟其他同業相比，最大的特性在於可以很輕鬆地彼此銜接，甚至讓不同環節的設計資料可以互相串連，以便讓前後段工程師都能看到彼此對設計的調整，以及這些調整會對設計造成的影響，讓整個設計流程有更高的可視性。 Chiplet將牽動半導體勢力重新分配 對前段晶片設計人員來說，把SoC設計拆散成多顆小晶片，有很多顯而易見的優勢，例如不同的功能電路可以各自用最有成本效益的製程節點來生產、每顆小晶片的設計驗證變得比較單純等。另一方面，因為不同電路功能是個別製造出來的，因此晶片設計者可以把Chiplet看成樂高積木，按照市場對晶片功能的需求，快速兜出產品。因此，曾有業界人士指出，Chiplet不只是半導體製造技術上的變革，同時也會對矽智財(IP)的商業運作模式帶來變化，因為Chiplet會讓IP更容易重複利用。 對於這個觀點，魏培森認為，Chiplet的概念如果大幅普及，將會使許多新創公司找到出頭的機會。眾所周知，大型SoC的設計十分複雜，不僅設計週期長，先進製程的光罩成本也高得嚇人，大多數新創公司是負擔不起的。如果IC設計公司普遍採用Chiplet架構來設計產品，很多專注研發某些特定IP或電路功能的小型設計團隊，將會在與既有IC大廠合作的過程中，找到生存的空間。 孫自君也看好，Chiplet風潮將會為許多利基型的小型晶片設計公司搭起發揮的舞台，理由是利用Chiplet來實現晶片設計的產品開發速度，遠比SoC設計來得快。SoC有高度整合的優勢，但這也意味著每次設計改版，或是導入新的製程技術，所有的設計考量都要重新檢查一遍，這是非常耗時的工作。相較之下，Chiplet是用已經分割好的小晶片組成所需的晶片功能，先天上比較不會有牽一髮而動全身的疑慮，故採用Chiplet整合而成的晶片，在產品開發速度上會比重新開發一顆SoC要快得多。 不過，這並不意味著在Chiplet與SoC的競爭中，Chiplet一定會占盡優勢，因為整合作業也會產生成本，設計也需要時間。如果整合的整體成本過高，Chiplet不見得能在競爭中占得上風。所以，採用Chiplet進行晶片設計，雖然可以在前段省下不少成本，但後段封裝所使用的技術還是要慎選。一般來說，如果基板上的走線線寬大於2微米，PCB會是比較有成本競爭力的選項；若走線線寬小於2微米，就該考慮基於矽晶圓的封裝技術。 另一方面，Chiplet概念的興起，除了影響IC設計產業之外，對OSAT跟晶圓代工廠，也會造成明顯的影響。對OSAT廠來說，Chiplet既是危機也是轉機，因為Chiplet所使用的各種先進封裝技術，有不少會涉及晶圓級製程，因此晶圓代工業者在切入Chiplet市場時，會有許多先天上的優勢，例如晶圓代工廠只需要使用早已折舊攤提完成的舊設備，就可以滿足各種先進封裝的需求，但OSAT廠卻須向前段半導體製程進行新的投資。就成本面來看，OSAT業者跟晶圓代工廠的競爭，並不在同一條起跑線上。 但換個角度來看，封裝市場競爭者眾，很多已經十分成熟的封裝技術，早已沒有差異化的操作空間，只剩赤裸裸的殺價競爭。先進封裝的需求若因Chiplet而火上加油，對於有能力對晶圓及製程做更多投資的一線OSAT大廠來說，未嘗不是個擺脫紅海，創造營收成長的契機。 就晶圓代工產業來說，Chiplet的出現，也為在先進製程競爭中脫隊的代工廠創造出一個可以力拼敗部復活的機會。Chiplet打破了SoC時代，所有功能電路都得用先進製程實現的僵固性，晶片設計者可以為不同的電路功能選擇性價比最高的製程，再透過先進封裝技術來實現功能整合。因此，退出先進製程競賽的晶圓代工廠，可以轉而朝電源管理、I/O甚至射頻(RF) Chiplet發展。一般來說，電源管理只要用0.13微米甚至90奈米，就已經綽綽有餘；I/O跟某些需要支援混合訊號的嵌入式控制器，使用12/22奈米製程也已經非常足夠。 不過，對聯電、格羅方德(Global Foundries)等退出先進製程競賽的晶圓代工廠來說，要靠Chiplet翻身，等在前面的仍是一場硬仗，畢竟台積電在先進封裝上的布局深度與廣度，同樣是晶圓代工業者中的龍頭，且泛台積電體系(台積電、世界先進)的成熟製程，除了報價稍高之外，在良率、穩定度方面，也居於業界領先地位。

半導體技術發展越來越成熟，但追求效能提升的腳步卻從來沒有稍停，半導體晶片整合技術進入異質整合(Heterogeneous Integration)世代，各種晶片電路設計與封裝層級的整合技術希望能延續摩爾定律的規律，加上人工智慧(AI)、5G與高效能運算(HPC)等應用對於半導體效能提升的需求，也持續推動晶片技術的改善，近期在小晶片(Chiplet)設計架構的發展之下，也帶動新一波的晶片整合技術發展。 Chiplet並不是全新的IC設計概念，過去系統單晶片(System on Chip, SoC)與系統級封裝(System in Package, SiP)都與小晶片概念有關，隨著半導體製程的發展，電路微縮的代價越來越高，如果要將一個SoC裡面的所有電路都用相同製程或相同材料進行整合，「卡關」的可能性也會提高，可能在良率或成本上付出重大代價。Chiplet的彈性架構，整合不同製程或不同材料的裸晶(Die)電路，再透過更有效率的封裝技術，不僅避開製程瓶頸，也可以在效能與成本上取得最佳解，帶動IC設計、製造、封測廠商的全面投入。 新興應用推動半導體異質整合發展 儘管異質整合技術已經問世多年，但是該技術的應用在過去兩年中急速成長，以滿足功能更加複雜和功耗不斷降低的需求，KLA資深行銷總監Stephen Hiebert表示，異質整合允許IC製造商在單個封裝中堆疊更多的裸晶，以提高電晶體的密度，將各種不同技術和功能的晶片組合在一起，可以實現強大的功能，這些變化影響了封裝的最終設計和封裝內部的晶片組裝，其中包括2.5D和3D晶片堆疊以及扇出型封裝等技術。 另外，幾種異質整合平台例如高密度扇出型封裝、矽中介層(Interposer)和直接接合解決方案，在消費性和入門級應用中都越來越受歡迎。科林研發(Lam Research)Managing Director Manish Ranjan(圖1)表示，隨著功能要求和外形因素的增加，高階封裝解決方案在支援下一代消費性裝置方面發揮重要作用，對諸如AI和ML這類新興應用程式的性能要求，亦推動對提高記憶體頻寬和增加使用高頻寬記憶體的需求，預計在未來幾年內，晶片的發展將更強調低功耗、增加製造靈活性以及加速上市時間。 圖1　Lam Research Managing Director Manish Ranjan Chiplet的影響不僅在晶片設計方面，工研院資通所所長闕志克(圖2)坦言，小晶片的發展將影響半導體的產業生態，過去IC設計業者發展一個完整的產品，除了自身專長的IP之外，要透過IP授權導入其他功能性的電路，所以在晶片設計階段需要支付一次性工程費用(Non-recurring Engineering, NRE)，投片量產後又需要依出貨量支付授權金(Royalty)等兩筆費用。Chiplet則是直接買製造好的裸晶，所以少了NRE或授權費(License Fee)這種早期開發成本，有助於小型IC設計公司的生存。 圖2　工研院資通所所長闕志克 Chiplet解構並重組半導體產業鏈 ISSCC一直以來都是積體電路新技術的指標，2020年有多篇論文都以Chiplet為討論主題，其話題性可見一斑。Chiplet有兩項關鍵問題需要解決，一是如何將各個小晶片連接起來，透過封裝技術將不同製程甚至不同材料的裸晶連接；另一個則是如何去劃分、定義這些小晶片的功能、介面、互聯協定等。Chiplet需要解決的挑戰包括：生態系統成熟度、技術和架構劃分、晶片介面、可測試性、3D CAD流程等。 Chiplet為什麼重要？透過將曾經整合的晶片分成獨立的功能區塊，讓廠商解構並重新思考如何從晶片架構的重組提升效能，以AMD的設計為例，I/O模組和DRAM通道使用格羅方德(GLOBALFOUNDRIES)的14nm製程，而包含CPU核心邏輯電路和L3高速暫存，則採用台積電的7nm或更先進的製程。在7nm之前，Chiplet的價值不高，因為保持整個晶片的統一性比將其拆分更有價值，進入先進製程之後，邏輯電路可以持續微縮，除了提高電晶體集積度之外，也可以降低功耗，但I/O模組使用14nm則可能最具成本與效能優勢。 ISSCC 2020的Chiplet研究從單純的封裝技術、介面電路逐漸開始從製程到架構優化設計研究發展，代表Chiplet技術已經逐漸成熟。闕志克認為，Chiplet對半導體產業更廣泛的意義在於，半導體現有產業鏈將因此產生解構與重組，更多小型IC設計公司有能力投入產業，晶圓廠或可以屯貨、交易的中間商將創造新價值。對於IC設計公司而言，Chiplet提供更多在製程微縮之外，嘗試新材料和製程的組合，以提升晶片效能或電源效率。 台灣半導體產業投入Chiplet有勝算 台灣有許多中小型IC設計公司，闕志克說，先進半導體製程帶來的高成本，對於規模不大的IC設計廠商造成強大的成本負擔，因此TSMC的先進製程產能長期已來都以服務大型晶片公司為主；透過Chiplet IC設計公司可以更專注在自己專長的IP，將這部分電路設計到最好，並交易需要的功能裸晶，有實際出貨再支付相關費用，投片成本大幅降低，更有機會使用先進製程，有助於中小型或新創IC設計公司的發展。 台灣半導體產業鏈本來就很完整，垂直分工的模式也很適合Chiplet的發展，闕志克表示，目前的產業結構還需要做些調整，但相對各國的半導體產業現況，台灣發展Chiplet最有條件，也更容易成功。SoC與Chiplet的重點一樣都是整合，不一樣的是SoC是在電路層面進行整合，Chiplet則將整合工作移到封裝階段，所以封測廠的角色將越來越重要。 隨著封裝內的晶片數量不斷增加，封裝的整體價值也隨之提高，Know...

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞，過去製程微縮是達成每兩年同樣單位面積中，塞入兩倍電晶體最主要的手段，然而製程微縮在近年也碰到物理極限瓶頸的挑戰，如何持續透過技術的演進改善積體電路的效能，成為半導體產業最重要的任務，「先進封裝」成為最近幾年提升晶片效能的重要技術，相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰，晶片或裸晶的整合成為推升半導體效能的另外一個手段，立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合，但目的同樣都是為了提升電晶體的集積度，從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術，到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出，2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%，相較非先進封測技術產值CAGR約2.4%，與整體封測業產值成長率約5%，成長動能相對突出，且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展，未來幾年5G與AI將引領科技應用發展的腳步，而半導體晶片製程走到3~5奈米，終端產品也要微型化與高度整合的晶片協助，須使用晶圓級封裝(Wafer Level Package, WLP)技術，如2.5D/3D IC、扇出型封裝(Fan-out Package)等，因應用領域或晶片類型不同會採用不同的技術，工研院產科國際所產業分析師楊啟鑫表示，主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較，概念接近2.5D IC，且成本可低於TSV 3D IC，因而逐漸受市場青睞。而在市場需求部分，扇出型封裝晶片具備薄型化與低功耗之優勢，故在產品應用上以可攜式裝置為大宗，預計2021年將消耗363萬片12吋晶圓，相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量，已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用，擴大製程基板的使用面積是最重要的手段，以12吋(300mm)晶圓來看，其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%，突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術，投入面板級扇出型封裝若能建立足夠的良率，將可以大幅降低成本，所以面板級扇出型封裝成為封測大廠2020年的發展重點，楊啟鑫指出，面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型，各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低，缺點為若低良率發生時將導致晶片損壞；後晶片的優勢在於可以製作高階晶片，大型且具高密度接腳，缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態，楊啟鑫說明，日月光積極布局扇出型封裝技術，除了自行開發之外，也與英飛凌(Infineon)及DECA的M-Series技術合作及授權，其他系列技術還包括：eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外，全球記憶體封測第一大廠力成，近年積極發展邏輯IC封測，從中低階邏輯IC封測跨入高階面板級扇出型封裝技術，開發各種型態的扇出型封裝技術，符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...

日前CHIPS聯盟在GitHub上發表先進介面匯流排(Advanced Interface Bus, AIB)2.0規範草案。AIB是開源、免付授權費的PHY級標準，可以在同一封裝內連接多個半導體晶片，適用於SoC、FPGA、SerDes Chiplet、高性能ADC/DAC Chiplet、光學網路Chiplet等設計。 圖　CHIPS聯盟在GitHub上發表AIB 2.0規範草案。來源：CHIPS聯盟 CHIPS聯盟主席Zvonimir Bandić表示，AIB 2.0的標準草案延續CHIPS聯盟在簡化硬體設計與降低開發成本方面的努力，隨著科技公司越來越依賴Chiplet來滿足不同裝置所需的新型運算需求與工作負載能力，AIB將使得矽智財與其他Chiplet在單一設備的整合便得更加便利，增進新功能與優化速度。 透過增加每條線的速度以及每個頻寬內的I/O數量，AIB 2.0的邊緣帶寬密度比AIB 1.0高出六倍以上。因此應用AIB 2.0規範，設計人員更容易連接小晶片，協助科技公司結合鑄造廠、製程演進、IP資源等，進而為設計高度整合的半導體元件創造彈性。

人工智慧(AI)將成為未來十年帶動半導體產業成長的主要動能，同時也讓半導體在整個應用系統中的價值占比大幅攀升到40~50%。但機會跟挑戰總是同時存在，為了滿足各種AI應用的需求，IC設計產業將同時面臨運算架構與硬體設計理念的典範轉移，這將是IC設計與EDA業者必須共同面對的挑戰。 明導(Mentor)IC EDA部門執行副總裁Joe Sawicki引述多家PWC、麥肯錫(McKinsey)等研究機構的預估報告稱，AI將是未來十年帶動半導體產業營收成長最重要的引擎，而且與過去的主流半導體應用市場，如個人電腦、智慧型手機相比，AI應用系統中，半導體元件的價值占比更高。以手機為例，半導體元件價格占手機整機售價的比重，大約只有20%上下；但在AI應用中，半導體元件的價格占售價比重可以高達4~5成。 對半導體業者來說，AI是一個充滿機會的市場大餅，但同時也存在相當大的挑戰。為了滿足AI應用對運算效能、功耗限制的要求，領域專用運算架構(Domain Specific Architecture)在未來會越來越重要，也越來越常見。這類晶片可以視為專為某幾種特定演算法或模型提供加速功能的運算引擎，雖然不像CPU或GPU般通用，但在執行特定運算任務時，性能跟功耗表現都會比CPU跟GPU優異許多。如何設計出能滿足應用需求的領域專用運算架構晶片，不只是個技術問題，同時也考驗晶片開發者對終端應用跟系統需求的掌握度。 這個趨勢會使應用開發者跟系統廠商對晶片設計的掌控權持續增加，因為相較於傳統IC設計者，應用跟系統開發者對垂直領域的需求會有更深刻的了解。IC設計團隊必須要學會用系統的角度來看待產品開發，才能設計出滿足客戶需求的產品。另一方面，因為系統廠發展自有晶片的例子越來越多，這些工程師習慣的語言大多是C、C++或System C，跟傳統用來設計晶片的RTL語言不同，因此明導旗下可使用C、C++等語言來進行晶片設計的高階合成(HLS)工具方案，在系統端受到很大的歡迎。 針對高階合成，明導已經發展出一系列工具解決方案。 除了運算架構的典範轉移外，晶片設計也因為異質整合跟先進封裝技術趨於成熟，開始有了不同的思維。以往的晶片設計者都希望盡可能把所有功能整合在單晶片上。但隨著系統功能越來越複雜，如果晶片設計者想在一顆元件內整合更多功能，光靠CMOS製程常是力有未逮。因此，業界開始出現把多顆裸晶(Die)藉由先進封裝技術包進同一顆封裝的做法，也就是半導體業界所說的異質整合。 另一方面，在AI興起之後，為了追求更好的運算效能，近記憶體運算(Near Memory Computing)成為顯學。為了實現近記憶體運算，晶片設計者必須在晶片上整合更多記憶體，導致晶片面積大幅增加，嚴重影響生產良率。為了提升良率，目前業界以Chiplet搭配先進封裝技術的作法開始風行，不管是用矽中介層(Silicon Interposer)或是有機材料來實現互聯，都是可行的選項。不過，矽中介層互聯的成本太高，有機材料能實現的互聯密度又略嫌偏低，這是未來半導體製造業界需要努力的方向。 Sawcki相信，在AI時代來臨後，用Chiplet來拼湊出完整元件功能的情況會越來越常見，這會使IC設計者遇到更多電磁、散熱跟靜電放電方面的挑戰。目前明導在先進封裝方面已經有許多對應的工具，但產品布局還可以更全面。例如物理模擬，就會是EDA業者必須著手處理跟面對的問題。

現場可編程閘陣列(FPGA)大廠賽靈思(Xilinx)近日發表一款針對晶片仿真(Emulation)、原型(Prototype)與測試儀器等應用而開發的超高容量FPGA晶片Virtex UltraScale+ VU19P。這款堪稱巨無霸的FPGA雖僅使用台積電16nm製程生產，卻擁有350億顆電晶體、2,072個使用者I/O及900萬個邏輯單元(Logic Element)。用相對成熟製程打破FPGA密度紀錄的關鍵，在於賽靈思使用Chiplet設計理念，藉由CoWoS技術將4枚Chiplet拼接成一顆元件。 賽靈思Virtex UltraScale+系列資深產品線經理Mike Thompson指出，現在市面上所有最尖端的晶片，在投片量產前，都需要用FPGA晶片進行仿真與原型。雖然這個市場看似不大，但卻保持穩定成長，且相關客戶對FPGA的邏輯單元容量、I/O數量要求持續增加，因此該公司決定針對這類客戶需求，打造出VU19P。它是一款為晶片開發商打造的晶片。 賽靈思測試、量測與仿真市場資深總監Hanneke Krekels(左)與資深產品線總監Mike Thompson(右)共同展示VU19P FPGA。 除了硬體技術之外，賽靈思還提供第三代開發平台VIVADO，為使用者提供對應的工具鏈和IP支援，讓晶片製造商在取得晶片樣本前就能展開軟體開發，加速產品上市時程。 賽靈思表示，該公司是全球三代最大容量FPGA記錄的保持者--第一代是2011年的Virtex-7 2000T，第二代是2015年的Virtex UltraScale VU440，第三代是這次發表的Virtex UltraScale+ VU19P。相較於UltraScale VU440，新一代VU19P的容量增加了1.6倍，同時也讓系統功耗降低60%。VU19P的I/O介面數量和頻寬也是前代產品的1.4倍，方便用戶進行晶片設計驗證。VU19P還擁有80個28G收發器，能應用在高埠數的測設設備，並支援最新的介面標準驗證，如PCIe Gen4等。 Thompson表示，這類專為晶片設計仿真跟原型開發所設計的FPGA，主要的目標客群有四，除了前面提到的測試儀器外，還有新思(Synopsys)、益華(Cadence)、明導(Mentor)等提供仿真系統(Emulator)的EDA工具商；眾多自行開發ASIC的系統廠也是潛在客群，且這類客戶之中，有很多同時也是雲端服務供應商，隨著EDA工具上雲端的趨勢不斷發酵，來自雲端平台業者的訂單，相當值得期待。 VU19P巨大的外觀尺寸，讓人很難不多看幾眼，並對這款FPGA的價格產生好奇心。因為裸晶的尺寸越大，生產良率越低，成本也越高。但仔細觀察該元件，卻可以發現這款尺寸驚人的FPGA，實際上是由4枚裸晶拼接組成，顯然使用了台積電獨家的CoWoS技術。 Thompson表示，該晶片從設計到試產的過程其實非常順利，關鍵原因有二，一是使用相對成熟的16nm製程，二是利用堆疊式矽晶互連(Stacked Silicon Interconnect, SSI)，也就是台積電所稱的CoWoS封裝技術，把4枚裸晶整合成一顆元件。這兩個因素對於提升良率跟元件的可量產性，發揮了極大助益。 VU19P預計在2020年秋季正式量產，工程樣品則可望在2019年下半提供給客戶評估。