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兼顧高效能/彈性/低成本 雲端EDA推動半導體創新

雖然支付處理、業務流程與合作和大數據分析等各種服務都仰賴雲端運算技術,但晶片設計產業卻較慢才開始採用這項技術。至今,在雲端中實現晶片設計的優勢仍未明朗。 現今半導體產業,面臨嚴格的品質要求、苛刻的上市時程以及高昂的成本等諸多挑戰;因此,應用創新的、雲端導向電子設計自動化(EDA)正是半導體產業亟需的解決方案,它能夠幫助半導體產業跨越這些挑戰並蓬勃發展。隨著摩爾定律(Moore's law)的優勢開始衰退,這篇文章中將仔細探討在公共雲端進行半導體設計及驗證,如何能成為創新的推手。EDA躍上雲端顯然不僅是一個趨勢;對於半導體產業運算需求在短期內大幅增加,並且設計和驗證週期持續縮短的產業來說,開闢了一條持續前進的道路。 晶片設計者登上雲端 即使在幾年前,人們對於雲端在矽晶圓開發中所扮演的角色,仍是憂喜參半,畢竟摩爾定律主導了這個產業50多年的發展和創新。然而,正如科技諮詢顧問公司埃森哲(Accenture)在其《藉由即時服務模式推動半導體增長》(Driving Semiconductor Growth Through As-a-Service Models)報告中指出,摩爾定律的步伐正在減緩,反之卻要面對晶片開發成本飆升、競爭來自非傳統領域,但客戶卻要求指數級成長的能力和功能來支持物聯網(IoT)、人工智慧(AI)以及即將來臨的量子運算等新應用。 無庸置疑地,運算能力已成為半導體公司能否完成設計、更快將產品推向市場的關鍵。因此,公司為能取得設計及驗證系統單晶片(SoC)所需的資源,雲端運算成為一個可行的選擇。其中,關鍵性的IC設計及驗證流程,現在已可在雲端中使用。2020年底,埃森哲發表一份報告,《半導體產業的雲端勢在必行》(The cloud imperative for the semiconductor industry),認為雲端是加快未來創新步伐的關鍵,並且具有安全性增強和自動化功能的完善雲端解決方案,其可提供的好處,已經超越本地系統(On-site System)。 晶片設計雲端化 接下來可以詳細分析,是哪些關鍵市場因素,驅使更多晶片設計者移轉到雲端;而基於雲端的解決方案,又如何能成為創新的推手。 更快獲得結果 隨著晶片變得越來越複雜、體積越來越大,面對日益增加的上市時間壓力,晶片設計和驗證資源遭遇瓶頸。與此同時,工程師的工作量也持續增加。工程師需要處理的事情增加,可用資源卻減少。與在本地資料中心進行EDA解決方案相比,雲端技術的利用開闢了更多的運算資源,可以加速基礎晶片設計和驗證過程。另一個好處是增加彈性,促使晶片設計能夠根據需求,迅速地擴大或縮小規模。 以元件庫特徵化(Library Characterization)為例,這是一項高度平行化的任務,需要大量運算資源。元件庫特徵化的資源規畫極為困難。例如,在雲端運算前,晶片設計公司需要先針對這些工作負載量,在自有的高效能資料中心投入許多資源。然而,根據需求模式,這些系統不是被過度使用,就是未被充分利用;或是也可能需要先對工作負載量進行排序,進而導致延遲。相反地,雲端運算可以在需要時,按照需求量,盡可能獲取最多的運算資源,將元件庫特徵化等任務的周轉時間(Turnaround Time, TAT)從數週縮短到數天。廠商如亞馬遜網路服務(AWS)的客戶已經能夠將他們的元件庫特徵化工作負載量擴增到120,000多個平行作業,部分原因是AWS和新思科技之間具有合作關係。 時程短、資源耗費大的任務,非常適合遷移到雲端。無需自行支出繁重的成本來建置基礎設施,設計人員就可以靈活地利用運算資源。若有需要,在數據可分區的前提下,也可以將運算密集型任務分解成更小的任務,並利用雲端的大規模、分散式的處理和儲存空間,來解決每個小任務。除此之外,在分散處理時,時序分析(Timing Analysis)、物理驗證和功能驗證之類的工作流程,也得以完善地擴充。例如透過形式驗證,可以將設計本地化,並對獨立的部分執行驗證。 提高產品品質 為了保持先進節點設計、具有多個功率域(Power-domains)的低功耗設計以及突破光罩限制設計的高品質結果(QoR),在設計流程的所有階段,驗證工作的量都呈爆炸性成長。在現實世界中,內部運算資源並非無上限,設計師被要求完成不可能的任務:在上市時間和結果品質之間取得平衡。雲端憑藉近乎無限的資源,提供了執行大規模模擬、時序簽核(Timing Signoff)和物理驗證任務的能力;而這些任務可能會導致本地運算資源的短缺,或甚至整個系統的崩壞。 更低的成本 以最快的時間,將品質最好的產品推向市場,始終是設計者的目標;但盡可能以最低的成本生產晶片也同樣重要。傳統的晶片設計公司,可以使用現有的資料中心來進行EDA解決方案。即便如此,為了管理成本,他們可能仍會選擇混合的工作流程,在運算需求突增的期間,利用雲端資源來補足本地資源的短缺。而小型新創公司可能會發現,私有資料中心的成本太高,不切實際。在這些情況下,雲端可以在需要時,提供最新的運算和儲存資源,並具有高度的靈活性,即用即付(Pay-as-you-go)。 雲端的彈性也有助於降低結果成本。各家雲端的價格確實有所不同,因為一些雲端供應商允許運算服務的競標,費率受需求影響。隨著雲端供應商開發成本更低的運算資源,例如利用過剩容量的現貨實例,也許能提供更低的價格。設計公司應該把握時機,善用這些EDA解決方案。 高安全性/系統正常運行時間 半導體產業對遷移到雲端的猶豫,與對安全性和系統正常運行時間(System Uptime)的擔憂有關,這是可以理解的。採用現代雲端安全性技術、雲端原生流程(Cloud-native Processes)及技術,有助於確保在安全、受監控的雲端基礎架構上執行EDA工作。為此,EDA供應商與雲端安全供應商密切合作,調整技術,以保護EDA工作並防止資料洩漏。應用高強度的身分和存取管理,可以確保在EDA工具當中,有效管理使用者的存取權限。 雲端供應商通常在責任共擔模式(Shared Responsibility Model)下營運。其中雲端供應商承擔雲端本身,即資料中心的安全責任,而他們的客戶(如EDA公司)則承擔雲端內部的安全性。EDA產業應該要充分了解這個模式的含義。雲端供應商是否在其基礎架構和應用程式中,從頭開始建構安全性,並確保操作的安全性?EDA供應商是否使用適用於雲端環境的加密處理以及最新的監控和故障排除工具? 至於系統正常運行時間,雲端供應商正在構建大量閒置的資源,以確保其運算資源的高可用性(High Availability)和彈性(Resiliency);例如透過高可用性集群(High...
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Mentor/Arm攜手優化下一代IC功能驗證

Mentor近日與Arm深化合作,協助積體電路(IC)設計人員優化其基於Arm設計的功能驗證。透過此項合作,Arm設計審閱計畫(Design Reviews Program)現可向客戶提供Mentor功能驗證工具的專業知識,藉以優化基於Arm的晶片級系統(SoC)設計。 Arm與 Mentor合作推出的RTL驗證設計審閱(Verification Design Review)服務,可幫助IC設計團隊在RTL層級為其Arm IP取得品質、先進功能和成本之間的適當平衡,同時協助客戶強化一系列關鍵的設計要素,包括訊號連接性、系統一致性、正確的建置和系統效能等等。 Mentor Consulting副總裁Sam George表示,Mentor和Arm擁有良好的合作實績,很高興這一合作關係能夠繼續展開。Mentor對於 RTL設計的專業知識與Arm完備的系統設計知識相結合,能夠為雙方的共同客戶提供寶貴的知識資源。 在SoC的設計過程中,對於新IC的驗證通常會占據一半以上的用時。當下的設計團隊需要使用更複雜的設計來滿足汽車、工業設備、醫療和物聯網市場的終端應用需求,因此IC功能驗證週期的有效管理變得更加重要。Arm和Mentor的合作目的在於通過優化和縮短驗證週期來協助共同客戶克服這些挑戰。 Mentor在電子設計自動化(EDA)市場已累積了數十年的專業經驗,以其IC功能驗證的技術享譽全球,許多業内創新的成功產品都是基於Mentor技術所開發。 Arm Partner Enablement副總裁暨總經理Ciarán Dunne表示,驗證是SoC設計過程中不可忽視的關鍵環節。新的RTL驗證設計審閱服務可提供Arm和Mentor共享的見解和專業知識,使客戶進一步提高設計品質,縮短設計週期,加速產品上市時程並降低專案風險。
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串聯電子產業生態鏈 富比庫FPK Showcase服務上線

富比庫(Footprintku Inc.)近日推出雲端服務平台FPK Showcase,運用既有電子零件資源結合「共享服務」及「隨取即用」概念,消弭電子產業存在已久的零件數位資料格式供需斷層,重新連結電子產業市場供應鏈,創造資源運用最大化,以實現研發創新的無限可能。 整合全球電子零件市場供需 富比庫自成立以來持續以推動電子產業數位轉型為目標,積極投入發展智慧化與自動化的電子零件資料數位轉換技術,幫助企業降低轉換成本,進而將有限資源運用於產品創新研發。以此為基礎,甫正式上線的FPK Showcase提供滿足電子產品設計所需並可相容於多種EDA工具及版本的數位檔案,包含用於電路設計的Schematic Symbol、電路板設計的PCB Footprint和機構設計的3D Model,以打造電子產業首見的一站式供需整合服務平台為發展目標。 富比庫除了將電子零件供應商提供的規格書(PDF Format),透過自行研發的智動化數位技術(AI & Auto-digitization technology,AADT)轉換為電子產品設計所需的數位資料檔案格式,並將其整合至FPK Showcase,以增加供應商品牌及產品曝光機會。FPK Showcase為電子產業提供一個針對資源耗損、效率不佳與零件參數資訊不足等問題的整體解決方案,有效降低系統整合商與供應商資料確認溝通往返所耗費的人力時間成本。 實現電子零件數位化資料共享 隨著共享經濟(Sharing Economy)的發展日趨成熟並逐漸導入各大產業,資源重覆運用的概念儼然成為企業拓展市場的嶄新商業模式。今年受疫情影響,電子業界陷入人力嚴重短缺的困境,此時,有助於加速產業轉型的電子零件數位資料結合隨取即用服務模式,便成為推動電子產業創新發展不可或缺的重要角色。 為解決傳統電子零件建置過程中因人工作業所產生的資源耗損及品質不一等問題,富比庫所搭建的一站式平台FPK Showcase運用電子零件數位資料與共享經濟的概念,以提供業界豐富多元的電子零件資源為平台營運目標,打造全球唯一提供擁有完整製程設計規則(Design for Manufacturing,DFM)的電子零件數位檔案資料庫。所有參數資料皆經由供應商與富比庫認證與驗證,確保可立即用於電子產品設計,真正發揮隨取即用的特色及優勢,有效提升產品設計效率與縮短時程,降低企業人力及時間成本。
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消阻抗/降功耗促生理監控快又準 生醫穿戴裝置聲勢看漲

血氧飽和度、心電圖(ECG)、血壓以及呼吸率等,是過去被局限於醫院監控設備的量測應用。持續監控這些參數至關重要,尤其是對於那些具有醫療風險的病患,無論是手術、發生事故或是被診斷出急重症等情況。隨著人口高齡化以及社會日漸關切醫藥財政支出,在院外進行醫療監控(Medical Monitoring)成為一股逐漸升高之趨勢。現在,在日常生活中也能持續監控這些病患的狀態,藉以及早發現問題,或是出院後選擇繼續配戴監控裝置,以便更迅速、舒適地康復,另外還有第三類使用者,他們量測這些參數的目的是為了事先防範,包括尚未診斷出任何病症的使用者。 各種多重參數監控裝置有著相同的須求:它們必須體積小巧、量測精準而且充飽電後能維持長時間運行。為支援這樣的趨勢,業界已經開發出各種新系列單晶片生物醫學類比前端元件。 新生醫感測元件最佳化系統配置 目前市面上有不少結合兩種甚至更多量測功能的多重參數系統,像是結合心律監控裝置和動作感測器來追蹤活動,或是結合心律變異性和阻抗感測功能來支援壓力監控或睡眠分析等應用。在大多數情況中,不同的量測功能都會由一個專屬的類比前端元件負責,以致整個系統會用到多個晶片,而每個晶片都會配置專屬的類比至數位轉換器(ADC)、連結主處理器專屬介面以及多個電源供應器與參考電壓,且這些元件都必須解耦合,這將產生許多冗餘模組,就尺寸與功耗的角度來看,這並非是最佳化的系統狀態。在穿戴裝置系統中,最簡單的做法莫過於用一個主訊號鏈連結每個感測器,如亞德諾半導體(ADI)新推出的ADPD4000系列生物醫學前端元件便填補了市場缺口。圖1顯示該系列元件的高階模組圖。前端部分設計兩個相同的接收通道,兩者可同時進行取樣。每個通道都是分別建置,因此系統可用單端或差動量測模式來量測任何感測器的輸入數值。輸入等級(Input Stage)部分是一個跨阻抗放大器,擁有可編程的增益,然後接著一個帶通濾波器和積分器,能加總處理每個取樣的7.5pC數據。 圖1 ADPD4000系列元件的高階模塊圖 ADC是一個14位元的連續近似暫存器(SAR)轉換器,最高取樣率為1MSPS。每個訊號鏈的前端是一個8通道多工器,為類比前端元件提供彈性,能將各種感測器訊號繞送到類比前端元件。 這顆晶片可量測多種訊號,如圖1所示。藉由修改AFE,該晶片可以成為光學前端元件,用來執行光學式心律量測或血氧飽和度。在這種模式中,系統需要一個高跨阻抗輸入等級以便將電流轉換成電壓。另外,還須消除環境光線產生的干擾。 另一個使用情境,則是量測從心電圖或肌電圖(EMG)感測器傳來的生物電位訊號。這種量測需要不同的輸入訊號鏈設定,因此必須重設前端元件的各項設定,接著取得訊號鏈,這顆晶片也支援8個輸出驅動器,可用來提供刺激訊號(Stimuli)。另外也可以設定一或多個輸出訊號來驅動LED以執行光學量測,或是用一或多個輸出訊號來執行阻抗量測,於執行監控膚電活動(Electrodermal Activity, EDA)時產生的皮膚阻抗或電極阻抗等可能影響量測品質的生物電位量測。 這顆晶片讓使用者能預先設定每種組態,或是在某個時槽進行量測,它最多支援12個時槽,這使系統一旦完成初始設定就非常容易使用。此外,這顆晶片不需要額外的處理器資源,有助於將整體功耗壓至較低程度。在晶片方面,則可以進行過度取樣後取平均值,藉以改進ADC的有效位元數(ENOB),而降取樣資料通道的寬度為32位元。量測結果可儲存在256或512位元組深度的FIFO元件如ADPD400x與ADPD410x中。 整合的時戳功能,可以對多個連結感測器傳來的資料樣本進行同步化。多個感測器資料可用來尋找不同量測結果之間的關聯性。圖2顯示這顆晶片用來同步執行心電圖與光體積變化描記圖法(PPG)的量測。基於脈衝傳遞時間(PPT)量測技術,它可以在連續模式下量測血壓,這對高血壓患者來說具有吸引力,而時戳功能就是實現這種量測能力的關鍵。 圖2 同步執行ECG與PPG量測藉以推估血壓 圖3a顯示支援時槽的方式。每個時槽的最前緣是一個預調節脈衝,隨後緊接著為一個刺激脈衝,最後則是光二極體的電流或是ADC取樣的另一個訊號。 圖3b顯示一個作業程序的例子。啟動電源後,接著執行重置作業,晶片便會進入休眠模式;喚醒晶片後,再循序取樣兩個ECG訊號(像是LEAD I和LEAD II),接著進行光學量測,以執行SpO2的讀取,並進行阻抗量測以測量膚電傳導(EDA/Stress)。接下來的段落會說明這幾項量測的程序。 圖3 時槽作業的例子以及ADPD4000量測程序 被動量測電荷排除阻抗兼顧省電 心電圖係量測人體心臟產生的電子訊號,亦即每次心跳時心肌的去極化(Depolarization)與再極化(Repolarization)過程所發出的訊號。這類訊號的幅度範圍在0.5mV至4mV之間,可在0.05Hz至40Hz頻率內測量到。 雖然可以單純用心電圖來量測心律,但在許多使用情境下,人們對於其波形本身更有興趣,因為波形可用來量測心臟表現或預先警告潛在的心臟事件,像是心房顫動或持續性高血壓。人們可以透過將電極連接皮膚來監控心臟活動,而為了在診斷中確保電極能接觸到身體,一般都會採用銀(Ag)或氯化銀(AgCl)材質的濕式電極。在非住院的應用中,這些電極不僅穿戴時極不舒適,而且容易使皮膚乾燥或刺激皮膚。此外,雖然乾式電極也很常用,但皮膚與電極之間的接觸面會逐漸降低,以致對動作假象(Motion Artifact)更加敏感,導致量測精準度下滑。 應用在醫院以外的裝置,總是必須在高品質電極與配戴舒適度之間取捨。但ADPD4000不僅能解決這方面的難題,還可以提供較精準的量測結果,不受電極品質所影響。因為它的ECG電路不是使用電壓輸入,而是量測電容器上累積的電荷,利用被動式電阻電容網路(RC Network)以及取樣率,可計算出最佳化時間常數,進而排除在充電過程中皮膚與電極接觸阻抗的變動。如圖1顯示的心電圖訊號經由電阻電容網路耦合到晶片。這個ECG電路本身能排除皮膚與電極接觸阻抗變動所產生的影響。 圖4顯示兩個心電圖波形。其一波形是用高品質電極所量測,串聯阻抗為51kΩ,電容為47nF;另一波形則是透過品質不佳的電極所量測,其串聯阻抗較高,而接觸阻抗為510kΩ,電容為4.7nF。但可以看到量測到的波形幾乎相同,不受電極品質所影響。相較於市面上其他廠商的解決方案,這項特性是較大的優勢。另外的優點還包括這個電路較為省電,因為它在擷取充電電容上的心電圖訊號時毋須一直啟動,另一項優點,則是它的功耗僅為150μW到200μW。 圖4 透過不同電極量測到的兩個心電圖波形 PPG可編程設計力助生物阻抗量測 在光學與生物阻抗量測方面,需用到LED驅動器來發射光線和激發電流至體內。在許多光學系統中,會用到兩種以上波長,因此晶片的多功能變得極普遍。ADPD4000具備8個輸出驅動器,其中4個通道能使用可編程輸出電流同時啟用,每個通道最高200毫安培,整個驅動器區段(Section)最多到400毫安培。視實際的組態可運用多個時槽工作,每個時槽都有自己的波長可用來量測,諸如光學心律、血氧飽和度、含水量或脫水等。時槽接收到的訊號鏈都配置一個可編程跨阻抗放大器,緊接著一個雙級拒斥模組,以用來消除環境光線產生的干擾。在傳送/接收訊號鏈的訊號雜訊比(SNR)方面,ADPD41xx系列元件最高可達100dB,因此特別適合用在對雜訊敏感的光學量測方面,例如血氧飽和度量測或血壓估算。光學系統的功耗很大程度取決於系統組態,像是取樣率與縮小取樣比率(Decimation Rate),以及採用的LED電流。另外,功耗也和使用者量測的身體位置以及膚色成比例。 許多穿戴系統也能為各種應用量測皮膚電導,其中包括像膚電活動、壓力或心理狀態監控。而為了量測電壓降系統會需要一個刺激電流,ADPD4000則可支援這種使用情境。同時可透過2或4線量測模式來設定晶片,但由於沒有內建增強形波形產生器以及DFT引擎,因此若需要阻抗頻譜,可用AD5940當作對照晶片來輔助。另外阻抗功能還可用來量測電極品質,或是偵測電極脫落的狀況。由於ADPD4xxx擁有8通道多工器,因此也支援輔助輸入,可量測電壓、電容、溫度或是系統內的動作。 穿戴裝置新元件滿足各方需求 隨著如ADPD4000/001等元件的推出,使得研發業者在開發穿戴裝置、身體貼片或藥物輸送系統時所遇到的許多挑戰都能迎刃而解。在這些使用情境中,效能、尺寸以及功耗都是關鍵。該款全新生物醫學前端元件具備高效能、雙通道感測器輸入等級、刺激通道、數位處理引擎、時序控制等元素,因此能滿足所有需求。上述元件已開始量產和供貨,而下一代商品已在2020年第一季上市。新世代元件改進了訊號雜訊比規格,並納入額外的功能,有助於進一步降低整體系統功耗。儘管功能全納入到單一晶片,但這並不會讓電子設計工程師的需求降低,因為每個系統都有自己的特性,同時還有許多參數必須逐一調校設定。 (本文作者為ADI醫療保健事業開發經理)
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Mentor EDA軟體支援三星Foundry 5/4奈米製程技術

Mentor旗下的Calibre nmPlatform和Analog FastSPICE(AFS)自訂和類比/混合訊號(AMS)電路驗證平台已通過三星Foundry的最新製程技術認證。客戶現在可以在三星的5/4奈米FinFET製程上使用這些產品,為其先進的IC設計Tapeouts進行驗證和Sign-off。 三星5奈米FinFET製程具備優異的功率、效能和面積(PPA)特性,其自身的增強功能,結合更精細的5奈米幾何尺寸,能夠提供比前幾代製程節點更加突出的效能表現。而除Calibre nmDRC之外,通過三星Foundry新製程認證的Mentor工具還包括: Calibre xACT可解決與先進奈米設計相關的技術挑戰,包括多重曝光、局部互連、高複雜度和嚴苛的約束條件等。其獨特的混合引擎可為FinFET這類細微的3D結構提供至關重要的場解算器準確度,並具備快速處理能力。 Calibre YieldEnhancer具有SmartFill和ECO Fill功能,客戶可控制設計平面度並縮短反覆設計的周轉時間,且可透過自動化PowerVia流程減少IR壓降,協助客戶提高設計可靠度。 Calibre PERC能夠對實體布局和網表進行獨特的整合分析,自動執行複雜的可靠度驗證檢查,協助客戶克服靜電放電和閂鎖(Latch-up)可靠度的相關挑戰。 Calibre nmLVS可作為三星Foundry萃取流程的前端。因應不斷增加的布局複雜度要求,以及設計團隊對先進運算的更高需求,使在驗證複雜電路的同時,仍能在預期的執行時間内達成先進製程節點的設計目標。 Calibre RealTime數位和自訂介面平台利用同樣通過三星Foundry認證予批量Calibre的設計套件,在數位和自訂設計流程中即時地實現sign-off質量的DRC檢查。在先進和成熟節點設計的DRC收斂期間,這些介面可提供顯著的生產力優勢,使客戶能快速優化其手動的DRC修正,以節省更多時間來實現PPA目標。 Mentor的AFS平台被三星Foundry的器件模型和設計套件所支援,雙方的共同客戶能够以此在驗證類比、RF、混合訊號、記憶體和自訂數位電路時,實現比傳統SPICE模擬器速度更快的奈米級SPICE準確度。
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定義/邏輯驗證精準又簡單 客製化指令加速特定領域應用

隨著從邊緣設備到雲端服務的應用需要處理越來越多的數據,現今對於SoC運算能力的要求也越來越高。此外,系統也必須在非常短的時間內對這些數據(聲音、影像、動態影片、光學雷達、紅外線雷達以及聲納等)進行分析、處理並在一定時間內採取相對的回應。儘管這些應用對硬體常要求大量的運算能力,但它們卻也同樣受到功耗和成本的限制,而一般標準的CPU通常很難滿足這些要求。如果想在特殊的應用或演算法上加快運算的速度,SoC需要一種更好的方法來達到這些目標。 客製化指令加速運算 在運算加速的方法和演進中,主要可以歸納成三種方式。一種是透過外部的硬體加速器,最好的例子之一是加密引擎;第二種是指令集架構(ISA)的標準擴充集,例如RISC-V ISA中的M、P和V擴充集;最後一種是用戶自定義的客製化指令,如RISC-V ISA開放給設計工程師添加他們自己的客製化指令。 表1比較了這三種類型的運算加速。可以看到自定義的客製化指令沒有啟動延遲(Start-up Latency),同時擁有指令專有的優勢,並能夠共用較多的硬體資源來節省大小。在過去將新的指令整合到現有的標準CPU IP較麻煩的是設計流程。這種整合除了要求設計工程師要了解CPU的架構和其工具鏈,以便有效地定義所需的指令之外,工程師更要了解如何將新設計的邏輯電路整合到現有的SoC、仿真和驗證的流程中。廠商如晶心科技提供的Andes Custom Extension(ACE)和客製優化指令開發工具(COPILOT)之EDA等級的客製化指令開發工具來幫忙客戶解決這些問題,使設計工程師可以快速依照他們的需求定義客製化指令,而ACE和COPILOT支援晶心RISC-V V5全系列的核心。 如果將數據密集型運算的加速加以分析,可以將其分為兩部分:數據I/O和運算加速。針對第一部分,設計工程師可以用適當的DMA引擎加上Double Buffers,以減少將數據傳送到加速單元或從加速單元傳送出的等待時間。第二部份運算加速則可以用ACE開發自定義的客製化指令來增強效能,例如定義一個指令來完成矩陣卷積或兩個64×8向量的內積。另外,ACE還可以從CPU生成客製化接口,來控制現有的硬體引擎進行快速的資料交換,例如,在一個週期內向外部硬體引擎發送90位元的訊號。 在這邊也列舉了三種典型的演算法來展示客製化指令所帶來在效能及功耗上的改善。表2列舉了有限脈衝響應(FIR)過濾器、32位循環冗餘校驗(CRC32)和三重數據加密標準(3DES)這些演算法。他們透過ACE添加客製化指令後,得到從20倍到300倍不等的效能提升及功耗降低。 ACE流程設計指令簡易 在ACE的流程設計指令,工程師只需要提供少許的資訊,例如指令名稱、屬性、客製化的硬體資源、運算本身的C語義以及ACE其他和客製化指令相關的參數。ACE自動整合開發工程師所提供的Concise Verilog,該Verilog只需提供客製化指令本身的邏輯而不必擔心與CPU Pipeline相關的接口訊號和控制邏輯。像晶心EDA等級的COPILOT工具會依照這些資訊自動生成擴展的RTL、高精確的模擬器以及工具(編譯器、彙編器/反彙編器和調試器);這些擴展元件和基礎元件結合後,就產生一個新的CPU及其所有相關工具。此外,COPILOT可以產生測試環境來交叉檢查擴展的Instruction Set Simulator(ISS)和RTL,以幫助工程師驗證其設計的客製化指令邏輯是否正確。 COPILOT因為與晶心Eclipse-based的Integrated Development Environment(AndeSight IDE)高度整合,開發工程師可以容易地利用AndeSight中的現有提供給標準RISC-V的功能,這些包括高精確的模擬器、程式的編譯、除錯和軟體效能Profiling工具,來在新產生的RISC-V核心上更快進行應用軟體的開發和驗證。 ACE提供的多種功能可以讓工程師設計適合其特定需求的客製化指令,例如ACE支援單週期或多週期的純量(Scalar)指令、For循環或Do-while循環的向量(Vector)指令、以及可立即Retire並在後台持續執行客製化指令的Background選項。此外,ACE支援多種Operands類型:(1)一般CPU都有的標準Operand,像是Immediate、通用暫存器(GPR)和從CPU存取的Baseline Memory;(2)具有任意寬度和數量的客製化暫存器(ACR)、客製化記憶體(ACM)和客製化端口(ACP),以及(3)隱含Mnemonic在指令中的Operand,進而減少客製化指令所需要的編碼空間。另外,根據設計工程師在ACE Script中定義的資訊,ACE會自動決定分配Opcode,然後生成新的工具和SystemC的模擬器。ACE也提供可以優化硬體資源的邏輯共享選項,並自動產生用於模擬時的波形控制文件。而COPILOT自動生成並整合Concise Verilog的邏輯包括指令解碼、Operand Mapping、Dependence檢查、輸入參數的對接和輸出參數的更新等。 ACE開發流程如圖1所示。如果開發工程師己經確定應用軟體中需要加速的代碼,就可以直接定義ACE指令來替換此段代碼。接下來,設計工程師再用Profiling評估新客製化指令增加的效能,以確定其是否已達到所需的週期預估值。如果目標尚未達到,則重複進行此步驟,直到帶有客製化指令的應用程式達到預定的目標為止。一旦應用程式已經達到預期的效能,設計工程師就可以進到下一步去實現ACE客製化指令邏輯的RTL,並進行評估以確保最終的功耗、效能和面積滿足整體系統的要求。如果沒有,則可以透過再次分析應用程式並以添加或修改客製化指令來重複之前的步驟,直到滿足所有的條件為止。 圖1 ACE開發流程 透過設計客製化指令來減少執行週期,除了可以提高性能外,還可以進一步降低功耗。因為多條指令需要多次重複執行獲取、解碼和退出的運算過程,而客製化指令僅需執行一次獲取、解碼和退出週期即可。此外,透過設計專用的邏輯電路來執行客製化指令也能更加優化功耗。 設計ACE指令相當簡單。如圖2所示,ACE定義文件madd32.ace Script提供設計一道客製化指令所需的資訊:「insn」、「Operand」、「csim」和「Latency」。在這個例子中,ACE Script包含客製化指令的名稱「madd32」外,它也列出客製化指令中Operand的名稱和其屬性:輸入、輸出、輸出入、通用暫存器或immediate等;另外它還包括客製化指令在執行過程中所需週期的估計值,而此文件還用C語言來描述客製化指令集在模擬器csim會需要的指令語義。ACE也會自動生成如圖2中的Intrinsic Function「acc_madd32()」。此外,ACE設計者只需要在Concise Verilog的//ACE_BEGIN和//ACE_END之間提供客製化指令本身的邏輯,即可不必提供流水線控制、ACE和CPU接口等細部的電路邏輯,這些都會由COPILOT自動處理。在原來的應用程序代碼(如圖3代碼所示)中,本來用於執行演算法的C代碼中的For循環可以用新的函數「ace_madd32()」以及Operand來替換。 圖2 ACE...
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AWS王定愷:雲端服務引領半導體/5G新機遇

雲端應用隨著網路的發展越來越普及,更持續滲透到許多領域,亞馬遜網路服務(Amazon Web Services, AWS)身為雲端運算服務的先驅,透過雲端技術向個人、企業和政府提供一系列資訊科技基礎架構和應用的服務,如儲存、資料庫、計算、機器學習等。面對產業的發展與競爭,AWS將帶領由下而上的新經濟模式,為產業創造數位轉型的契機。 AWS香港暨台灣總經理王定愷表示,新經濟的發展,產業高峰將提前顯現,使用者經驗會轉變成客戶黏著度,有準備才能把握商機 全球產業逐漸進入新經濟模式,AWS香港暨台灣總經理王定愷表示,傳統經濟下的業務模式,週期固定且反覆,由經驗與產品驅動,引導企業布局與反應,IT部署緩慢,以月或季甚至年為週期;而新經濟「爆紅」、「秒殺」、「事件驅動、需求暴增」下,決策、應變與IT部署作業不及,會導致客戶體驗不佳,營運挑戰大增,假期返鄉售票、光棍節、疫情爆發等事件都會湧入爆量的網路流量,使用者經驗會轉變成客戶黏著度,有準備才能把握商機。 因應新經濟的發展,導入雲端、網路等新工具的應用,是未來幾年企業數位轉型與創新的重點,王定愷指出,2019年全台有近六成的企業進行數位轉型,2021年底,台灣將有47.8%中小企業展開數位轉型,2022年台灣將有超過四成的IT支出投放在數位轉型和創新。台灣的高科技產業也已經投入相關的進化過程,利用雲端進行EDA工作,並透過雲端的儲存空間與運算能力協助將IC電路設計與驗證。 傳統經濟由技術驅動,新經濟由需求驅動,兩者發展模式大異其趣 具體的案例就是台灣的半導體產業兩大巨擘聯發科(MTK)與台積電(TSMC),王定愷強調,以聯發科近期在市場上大有斬獲的7奈米5G解決方案天璣系列設計為例,一顆7奈米晶片從開發到設計完成,至少需要上千台高階運算主機的協助,為滿足複雜的設計運算需求,聯發科將研發設計使用的EDA工具搬上AWS雲端執行,進行大量且反覆的設計驗證工作,從前期電路設計、性能分析到產生晶片電路圖,都能用它來完成,對照其目前在市場上取得的成功,AWS的雲端服務貢獻不言可喻。另外,AWS與台積電更共同開發了稱為虛擬設計環境(Virtual Design Environment, VDE)的應用,允許透過雲端的方式來協作,改善了過往設計與投產前繁複的溝通,加速晶圓量產的效率。 而5G時代來臨,AWS也與不同領域業者攜手發展各式各樣的合作,在網路雲、管、端三大架構下,AWS扮演雲的角色,電信業者在管的部分發揮作用,而端則是像智慧手機這類百花齊放的終端裝置。王定愷說明,因應5G時代興起的邊緣運算(Edge Computing)趨勢,AWS也推出Outposts整櫃式主機,透過多接取邊緣運算(Multi-access Edge Computing, MEC)串聯雲、管、端,Outposts具備與AWS數據中心相同的設計基礎架構,由AWS完全管理、監管和操作,單一管理面板,提供與AWS Region中相同的API工具,可協助業者加速5G邊緣運算服務落地,將端落到台灣。 AWS Outposts整櫃式主機,透過多接取邊緣運算(Multi-access Edge Computing, MEC)串聯雲、管、端  
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Mentor IC設計平台通過台積電製程技術認證

Mentor近期宣布,該公司的多項IC設計工具已獲得台積電的N5和N6製程技術認證。此外,Mentor與台積電的合作關係已擴展到先進封裝技術,可進一步利用Mentor Calibre平台的3DSTACK封裝技術來支援台積電的先進封裝平台。 台積電的N5和N6製程技術可協助許多全球領先的IC設計公司提高處理器效能、縮小尺寸並降低功耗,以應對汽車、物聯網、高效能運算、5G行動/基礎設施、人工智慧等領域激烈的市場競爭。 Mentor的IC部門執行副總裁Joe Sawicki表示,Mentor與台積電長期合作並且擁有豐碩的成果,如此緊密的夥伴關係將持續協助共同客戶開發出高度創新和差異化的IC。很高興Mentor設計平台能夠獲得台積電最新的半導體製程技術認證,雙方的夥伴關係得到了更進一步擴展。 最近通過台積電N5和N6製程認證的Mentor IC設計技術包括Calibre nmPlatform,它是IC實體驗證領域的工具。Calibre可為全球成功的晶片製造商和IC設計人員提供出色的效能、準確度和可靠性驗證方案;Calibre xACT抽取工具─Calibre nmPlatform中的組成元件,可提供強大的寄生參數抽取功能和高準確度的數據,以供布局後分析和模擬之用;Mentor的Analog FastSPICE(AFS)平台─可為奈米類比、射頻(RF)、混合訊號、記憶體和客制化數位電路提供先進的電路驗證。 除了獲得這些認證,Mentor亦宣布,其AFS平台現在可支援台積電的行動裝置和高效能運算(HPC)設計平台。此認證可協助為HPC應用提供類比、混合訊號和射頻(RF)設計的Mentor客戶,使用台積電的最新製程技術充滿信心地進行晶片驗證。Mentor還同時宣布將與台積電合作,進一步利用Calibre的3DSTACK封裝工具來支援台積電的CoWoS封裝技術。該技術採用矽中介層作為晶粒間端口連接檢查的解決方案,Calibre xACT可用來提供寄生參數抽取。 台積電設計建構行銷事業處資深處長Suk Lee表示,作爲台積電重要的合作夥伴,Mentor持續提供豐富多樣的設計工具和平台,以支援台積電最先進的製程技術。期待與Mentor繼續共同努力,透過電子設計自動化 (EDA) 工具協助雙方的共同客戶運用5奈米製程這樣的TSMC領先技術提升晶片功率和效能,運用先進的EDA工具成功實現晶片設計。
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打破各自為政局面 Cadence力倡融合式IC設計流程

IC設計是一項極為複雜的工作,從最前段的RTL撰寫、合成(Synthesis)、繞線布局(P&R),乃至設計完成後的驗證簽核(Design Signoff),都有對應的設計工具,甚至是由不同的工程團隊負責。但這也使得同一個IC設計專案中,負責不同任務的團隊難以協同作戰,不利於縮短開發時程跟實現設計最佳化。為此,Cadence近期發表多項跟數位設計流程相關的產品更新,要以整合度更高的工具鏈來實現IC設計最佳化,並加快產品開發速度。 Cadence研發副總裁羅宇鋒表示,在EDA工具業內,其實大家都在談整合,以便讓設計流程中不同階段的工程團隊能更緊密地互相配合,加快IC設計的速度,並且讓晶片的功率、性能跟面積(Power, Performance, Area; PPA)進一步最佳化。但要做到這點並不容易,因為不同設計工具使用不同的引擎,甚至連同一個EDA供應商旗下的不同工具,所使用的資料庫都無法互通。這使得整個設計流程中負責不同工作的團隊,無法很緊密地協同作業。 Cadence研發副總裁羅宇鋒表示,IC設計中有許多環節必須彼此考慮,因此設計工具必須更加融合,才能協助設計團隊在更短時間內設計出更好的晶片。 為此,Cadence在數位設計流程所使用的工具中,導入了iSpatial跟GigaOpt兩項新的技術。iSpatial技術主要應用在負責合成作業的Genus,以及負責繞線布局的Innovus上。iSpatial技術將Innovus設計實現系統工具的GigaPlace布局引擎,以及GigaOpt Optimizer整合到Genus合成解決方案中,讓原本分開的兩個流程更容易的協同作業。 以往合成工具只負責進行合成,繞線布局工具則將生成的網表(Netlist)進行布局並繞線。合成沒有考慮布局,時序是使用導線負載(Wire-load)模型估計的。但隨著摩爾定律的發展,用導線負載模型來收斂時序變得越來越困難,並且難以讓P&R完全與Netlist保持一致。因此,合成必須考慮繞線布局,讓繞線布局可以比較容易調整訊號的強度,完成時序收斂。這些步驟關聯到可以置換在Netlist裡的緩衝器或其他邏輯閘,讓它們具有較高的驅動強度,也同時為長訊號線添加了額外的緩衝器。 對IC設計團隊來說,iSpatial可以帶來兩個好處,首先是執行時間可以明顯縮短,其次是晶片的PPA可以達到更高程度的最佳化。根據三星與聯發科的實際測試,採用新的數位設計流程,可以將設計的周轉時間縮短一半以上,並且得到功耗、面積減少約5%的晶片設計結果。 至於GigaOpt則是EDA中的機器學習(ML)功能,可再細分為內部ML和外部ML兩種。外部ML主要用來捕捉設計和工程師的知識,讓設計流程進一步最佳化;內部的ML則是選擇最佳的計算算法,更快地提供更好的PPA。在一個採用ML的全數位流程裡,可以大大減少模型所產生的誤差。通過每次啟動ML來運行工具,PPA都會變得更好。這可帶來很大的差距,最差的負時序餘量(WNS)下降了25%以上,而總負時序餘量(TNS)則降低了至少50%。 至於在設計簽核方面,Cadence也推出新版的Tempus工具,為七奈米製程以下的IC設計簽核提供更可靠的方案。羅宇鋒指出,傳統的IC設計簽核方法,在七奈米以下的設計專案已很難繼續沿用,因為在七奈米以下,IR Drop的餘裕(Margin)比以往更小。已有多個七奈米以下的設計專案,因為忽略這點而導致專案失敗。而這些失敗的專案,其實已通過傳統時序/IR設計簽核工具的驗證,因此時序/IR設計簽核工具的升級,對於要採用七奈米以下製程的IC設計團隊來說,是相當急迫的需求。 就跟前面提到的合成與繞線布局工作融合一樣,在時序跟電源的設計簽核方面,Cadence也提出Tempus跟Voltus無縫銜接的方案。Tempus是時序簽核工具,Voltus則是電源簽核工具,但對IC設計來說,時序跟電源常常是互相影響的兩個參數,因此時序與功率的同步簽核與最佳化,是很重要的。因此,新版的Voltus跟Tempus將採用共通的資料庫與執行模型(Runtime Model),以便讓工程團隊可以進行時序跟電源的同步簽核,提高設計專案成功的機率。
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專訪Ansys台灣區總經理李祥宇 多物理模擬需求爆發可期

Ansys台灣區總經理李祥宇表示,2019年對Ansys而言,是收穫滿滿的一年。不僅2019年前三季全球營收成長近20%,股價成長77%,公司亦獲選為NASDAQ 100指數的成分股。除了資本市場的肯定外,Ansys在台灣的團隊規模也隨著購併跟科技業供應鏈將發展重心大舉遷回台灣而明顯成長,導致現有辦公室已經不敷使用,正在尋找更大的辦公空間。 以Ansys在台灣的客戶結構來看,由於半導體是台灣科技業的主力,因此半導體相關產業是最大的客戶群。如台積電、日月光、創意電子等晶圓製造、封裝及IC設計的大廠,都是Ansys的合作夥伴與客戶。而隨著5G、人工智慧的興起,半導體元件的功能跟結構設計將會變得更為複雜,這會使半導體業者在開發新一代產品時,必須面對更棘手的工程挑戰,並使得電磁分析、功率分析、熱分析、應力分析等軟體,成為研發工程師手上不可或缺的工具。 因此,多物理模擬工具在電子設計自動化(EDA)的流程中,勢必將扮演更吃重的角色。這也使得Ansys雖然是以多物理模擬起家,但在半導體領域,卻開始跟許多EDA工具大廠出現既競爭又合作的關係。 除了半導體之外,終端產品與系統業者對多物理模擬工具的需求,也將隨著AI跟5G應用的興起而明顯增加,因為這些硬體設備同樣會面臨類似問題,且這些問題往往環環相扣,光是靠過去累積的設計經驗,將很難應對未來的設計挑戰。 展望2020年,Ansys在台灣將會有更多新的投資。除了前面提到的新辦公室外,團隊的規模還會繼續成長,以提供客戶更完善的支援服務。 Ansys台灣區總經理李祥宇表示,從半導體元件到自駕車、5G應用的研發,都已離不開多物理模擬工具。  
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