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IC設計在雲端 Astera Labs挑戰全新運作模式

在現代化的IC設計流程中,晶片設計其實是靠伺服器的運算能力堆出來的。如果IC設計公司本身自建的伺服器機房無法提供充裕的運算能力,在進行設計模擬、驗證的時候,會耗費很多時間。但IC設計所需要的IT投資金額十分龐大,別說資源有限的新創公司往往沒有足夠的運算能力,就連許多IC設計大廠也常感到頭疼。為此,新創公司Astera Labs大膽嘗試了完全在雲端進行晶片設計的新做法,並成功完成自家的晶片設計。 對IC設計團隊而言,由於公司自建伺服器的運算能力有限,因此每當產品開發進入中後期,需要頻繁進行模擬、除錯、驗證,提高設計成功率時,常會遇到排程塞車或是公司的伺服器運算能力不允許進行完整模擬驗證的情況。但對於公司的資訊主管來說,因為IC設計對運算能力的需求尖峰期很短,如果只為了短短幾天或幾周的尖峰期需求,就大手筆投資IT基礎建設,會面臨設備利用率偏低的問題。 因為這是整個IC設計產業共同面臨的問題,所以許多電子設計自動化(EDA)工具業者都開始與雲端服務供應商合作,推出以用量計價加上短期授權的新商業模式,希望用更彈性的方法來滿足IC設計公司的尖峰需求。不過,由於IC設計產業對營業秘密外流一直有很高的疑慮,因此這種做法還在推廣階段。 但對新創公司來說,這種全新的雲端設計流程可說是一大福音。專注在高速串列/解串列(SERDES)晶片設計的Astera Labs,就利用這種作法,在公司完全沒有自建伺服器的情況下,完成了PCIe Gen4/Gen5重定時器(Retimer)的設計。 Astera Labs業務長Sanjay Gajendra(圖)表示,由於PCIe Gen4/Gen5的速度非常快,因此其訊號傳輸距離也變得極短。為延長訊號傳輸距離,除了使用高速PCB板材之外,在訊號路徑上添加主動元件,將訊號重新整理後再傳輸到目的地,也是一個可行的辦法,而且這種做法往往比採用昂貴的高速板材或同軸電纜來得更具成本優勢。 Astera Labs業務長Sanjay Gajendra表示,該公司已成功在雲端上完成整個IC設計流程,成為業界創舉。 這裡所指的主動元件,就是Astera Labs目前的主力產品--Retimer。Retimer跟一般常見的訊號放大器(Amp)不同,放大器不具備訊號清理功能,只會把收到的訊號放大後再傳輸出去,這意味著放大器輸出的訊號,其實是耦合了各種雜訊後的PCIe訊號。Retimer則是帶有數位訊號處理(DSP)能力的高速串列/解串列(SERDES)晶片,即便收到的PCIe訊號已經與雜訊耦合,Retimer還是能藉由DSP功能重建乾淨的PCIe訊號,並發送該訊號的副本到目的地。 換言之,Retimer其實是相當複雜的電路設計,如果要靠自有伺服器來完成設計模擬跟驗證,其IT相關投資跟EDA工具授權費會非常驚人。但Astera Labs在亞馬遜AWS及新思科技(Synopsys)的協助下,成功地在雲端上完成此一晶片的設計工作,並已在台積電投片量產。 在公有雲上完成整個IC設計流程,是業界的一大創舉。會不會產生示範效應,進而讓更多IC設計業者也開始採用類似的運作方法,值得密切觀察。  
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迎向Chiplet新時代 先進封裝模糊前後段界線

在AI浪潮席捲下,為了提供更高的運算效能,處理器核心數量,以及其所搭配的快取記憶體容量、I/O數量都呈現指數型暴增。這些情況使得IC設計者即便使用最先進製程,也很難把晶片尺寸變得更小。 不僅如此,如果按照傳統設計方法,晶片面積還越來越大,在某些極端狀況下,甚至還出現一片12吋晶圓只能生產十多顆,甚至不到十顆晶片的情況。如果再把良率因素考慮進去,採用這種設計方法製造出來的晶片,單顆成本恐將突破新台幣100萬元。這顯然不是晶片設計者跟客戶能夠接受的。 另一方面,5G對高頻寬、低延遲與大量連線的要求,使得通訊晶片必須要有更高的整合度,才能夠滿足5G提出的效能標準。同時再加上絕大多數物聯網裝置都有嚴格的成本、功耗與外觀尺寸限制,通訊晶片業者如果不想辦法利用先進封裝技術,把更多通訊元件、甚至天線整合在單一封裝內,形成完整的微型通訊模組,將難以滿足應用市場需求。 同質/異質整合攜手 共同因應AI與5G挑戰 AI跟5G正好代表兩種看似截然不同,但其實殊途同歸的半導體產業發展方向--同質整合(Homogeneous Integration)與異質整合(Heterogeneous Integration)。而且在許多情況下,這兩種整合其實是同時並存的。 針對同質整合,台積電研發副總經理余振華(圖1)表示,不管是依循摩爾定律(Moore's Law)的道路進行製程微縮,抑或是採用先進封裝技術,把不同晶片整合在同一個封裝體內,客戶追求的目標永遠都一樣--用更低的成本來實現電路功能。因此,除了製程微縮之外,如果有其他技術選項可以達成這個目標,客戶當然會樂於採用。而同質整合跟異質整合之所以興起,就是因為這兩種先進封裝技術,能夠有效降低成本。 圖1 台積電研發副總經理余振華表示,為協助客戶降低晶片生產成本,同質/異質整合並用將是未來的發展方向。 同質整合通常應用在處理器或邏輯晶片上,這類晶片為了提供更高的效能,滿足AI運算需求,不僅核心數量越來越多,核心旁邊配置的快取記憶體容量也跟著變大,I/O的需求也跟著暴增。如果繼續採用傳統SoC的設計思維,不把這類大型晶片切割成多顆小晶片,再用先進封裝技術整合起來,其生產良率會受到極大影響。 另一方面,把SoC按照功能進行切割,也有助於實現IP重複利用,並且讓設計最佳化。一顆SoC裡面,其實有很多電路不適合用最先進的製程技術生產,例如記憶體、I/O跟其他與類比/混合訊號有關的功能電路。與其將所有功能都整合在一顆晶片上,把這些電路功能切割開來,用性價比更高的製程來生產,反而更具經濟效益。這個觀念就是所謂的異質整合。 同質整合搭配異質整合的案例很多,台積電也已經有許多客戶成功開發出這種採用混和架構的產品,例如賽靈思(Xilinx)的高階FPGA,一方面使用同質整合,把一顆大型晶片切割成多顆小晶片,再利用CoWoS整合;另一方面,該公司的FPGA旁,還有多顆HBM記憶體,同樣利用CoWoS進行整合,以獲得更大的記憶體頻寬。 不過,由於CoWoS的成本高昂,在很多情況下已超過客戶可接受的門檻,因此成本相對低廉,但效能較低的InFO,獲得更廣大的客戶群青睞。此外,InFO的結構還在持續進化,且目前台積電InFO的線寬/間距(L/S)已經可以做到2/2微米;在實驗室裡面,甚至已發展出1/1微米以下的技術,且層數還在持續往上疊加,因此InFO家族的性能正在逐漸逼近CoWoS,也開始有網通晶片廠開始使用InFO。 至於在CoWoS方面,由於矽中介層(Si-interposer)的成本偏高,因此台積電3DIC處長鄭心圃透露,該公司內部也在發展以有機材料取代矽中介層的CoWoS,盼藉此提供客戶更多選擇。 除了成本考量外,從技術角度來看,IC設計者未來在開發新晶片時,也必然要導入同質/異質整合。聯發科副處長邱寶成(圖2)就指出,雖然先進製程可以做出更小的電晶體,但功率密度並未跟著電晶體縮小而下降。 圖2 聯發科副處長邱寶成認為,藉由先進封裝實現同質/異質整合,可有效協助設計者降低晶片的功率密度。 以聯發科目前功率密度最高的晶片為例,其功率密度可達380W/平方公分。用電熨斗做為比較生活化的比較基準,大家都知道電熨斗很燙,但其實電熨斗的功率密度只有10W/平方公分,由此可見功率密度對晶片設計者帶來的挑戰是多麼艱鉅。 把晶片設計適當分割開來,不只可帶來良率提高,成本下降的經濟效益,對於降低功率密度也有幫助。不過,由於AI、5G應用對晶片效能跟I/O數量的需求很大,IC設計者不希望在這方面有所妥協,因此聯發科非常樂見各種更先進的互連封裝技術出現,讓晶片設計者可以有更多選擇空間。 L/S迅速微縮 封裝難度/可靠度挑戰大增 其實,把時間往回推一年,在2018年的系統級封測高峰論壇上,除了CoWoS之外,業界能提供的扇出(FO)封裝技術,L/S大多還只能做到10/10微米,但一年之後,2/2微米已經成為新的標準,而且RDL的層數已經迅速推進到4P5M(四層有機聚合物,五層金屬層)。由此可見晶片客戶跟半導體製造業者對先進封裝技術的強烈需求。 然而,更細的互連線路、更多層數的立體堆疊,不僅需要新的材料跟製程設備,也使得封裝的生產良率、可靠度面臨更嚴苛的挑戰。有鑑於此,材料、設備商紛紛推出新一代材料或製程設備機台,如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金屬(SMIC)等。這些廠商提供的解決方案,讓台積電、日月光、力成跟艾克爾(Amkor)等前後段業者得以將先進封裝推向量產。 而在確保生產良率跟封裝可靠度方面,檢測(Inspection)與計量(Metrology)廠商如Camtek、Cyberoptics等,也針對各種先進封裝推出新的解決方案。事實上,由於先進封裝興起的緣故,檢測與計量在封裝領域所扮演的角色,將比過去更為關鍵。 由於先進封裝涉及多晶片整合,如果半導體製造商沒有在封裝前先對個別晶片進行完整檢測,鎖定Known Good Die(KGD),再進行Die to Wafer(D2W)或Chip to Wafer(C2W)整合,將會把Bad Die跟其他Good Die封在一起,最後得到無法正常運作的元件,並蒙受巨大的經濟跟良率損失。由此可知,檢測與計量在後段製程的重要性將越來越高,而這也會使封裝廠的產線設計跟運作流程變得越來越像前段廠。 從SoC走向Chiplet EDA工具支援至關重要 除了材料跟設備機台外,由於先進封裝變得越來越複雜,因此封裝設計者很難再用現有的設計工具來完成先進封裝設計。明導(Mentor)亞太區技術總監李立基(圖3)就指出,在一個封裝只有幾百個I/O的時代,封裝設計者還有可能用試算表(Spreadsheet)來規畫I/O,但在動輒數千甚至上萬個I/O互連的先進封裝設計中,這種方法不僅太耗時,而且出錯的機率很高。基於資料庫的互連設計,還有設計規則檢查(DRC),都將成為先進封裝設計的標準工具。此外,以往封裝業界習慣使用的Gerber檔格式,在先進封裝時代也必須改成GDSII檔格式。整體來說,封裝業界所使用的工具,都會變得越來越像前段Fab跟IC設計者所使用的工具。 圖3 明導亞太區技術總監李立基認為,未來後段封裝設計的EDA工具,將越來越接近前段IC設計用的EDA工具。 另一方面,在晶片設計端,為了把SoC拆解成Chiplet,EDA工具也必須跟著大翻新。而且不僅是RDL Netlist、線路布局(Place & Route)的工具需要更新,設計人員還需要更多設計模擬工具來解決多晶片所衍生的電源一致性(PI)、訊號一致性(SI)、電磁相容(EMC)、散熱(Thermal)等問題。新思(Synopsys)、益華(Cadence)與明導都有對應的解決方案。
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Digi-Key上海辦事處喬遷新址確保中國市場地位

Digi-Key上海辦事處喬遷新址,以支持該公司在中國市場的創紀錄增長。Digi-Key在中國共設有兩個辦事處,新辦公室投入使用後,將確保該公司在飛速發展的中國市場的牢固地位。 Digi-Key在上海的新辦公室能容納數名員工,他們將負責Digi-Key在中國地區的所有人民幣業務。新辦公室將於 7 月 15 日開業,地址:上海市長寧區長寧路 1133 號長寧來福士廣場 T1 辦公樓 3202、3203、3205 和 3206 室,郵政編碼 200051。 Digi-Key總裁兼首席運營官Dave Doherty表示,過去兩年,中國市場經歷井噴式增長,我們的上海和香港團隊很好地應對了這種衝擊。而今,市場環境整體處於不均衡狀態,使我們終於有機會喘口氣,並藉機繼續改善我們在該地區的本地業務。我們持續投入中國市場的堅定決心從未動搖。我們很高興地宣布,我們即將遷入上海的新辦公室。我們以長遠眼光制定該地區的戰略舉措,未來仍將繼續投資中國市場。” Digi-Key不斷擴大其全球業務。公司在全球共計4,000多名員工,共設18個辦事處,業務遍及全球170多個國家。在銷售、客戶服務和技術人員方面,Digi-Key不遺餘力地為全球各國客戶提供地區支持。 隨著員工隊伍的擴充和國際辦事處的增設,Digi-Key的能力不斷得到提升,以求盡快將元件送達世界各地的客戶。Digi-Key目前經銷著870多萬種產品,其中170多萬種現貨供應,立即發貨,並可於短短72小時內送達。 此外,Digi-Key還擁有豐富的在線資源,幫助客戶實現創新理念,具體包括DK IoT Studio、EDA和設計工具、規格書、參考設計、教學文章和視頻、多媒體資料庫等等。
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半導體工業4.0最後一哩路難在上雲端 破除資安迷信最關鍵

運算需求起伏不定 自建資料中心考量多 為了加快晶片設計、製程研發的速度,半導體業者需要更強大的運算資源。藉由機器學習分析機台狀態,讓歲修維護排程更合理化,以提高稼動率,也需要龐大的運算資源。但對半導體業者而言,要靠自有的資料中心來滿足其運算需求,建置跟維護的成本非常高昂,而且伺服器的利用率不見得都能維持在高檔,讓投資效益發揮到最大。 因此,半導體業者必須設法找到其他替代方案,才能繼續推動其智慧製造,例如使用公有雲的資源。事實上,台積電、新思(Synopsys)與益華電腦(Cadence)等半導體業界的領導大廠,都已經開始採用公有雲,或是發展出以雲端為基礎的軟體授權模式。 半導體是一個已經高度自動化的行業,換言之,這也是一個日常運作無法離開電腦運算的行業。從IC設計階段的模擬(Simulation)、驗證(Verification)到半導體製造業者研發新製程,或是維持現有生產線的運作,都需要極大的運算能力來支援。 然而,半導體企業對運算能力的需求水準波動非常劇烈。以IC設計來說,當晶片設計流程走到中後段,要進行設計模擬、驗證的時候,對運算能力的需求會達到顛峰,往往得用多台伺服器同時跑十多個小時,甚至兩三天,才能得到一次模擬結果。但在IC設計的前段,做電路合成(Synthesis)、時序收斂(Timing Closure)跟線路布局(Place & Route)的時候,對運算資源的需求則遠低於設計模擬跟驗證,常常幾個小時就能完成一次設計迭代(圖1)。 圖1 當前半導體設計製造環節所面臨的挑戰  因此,當IC設計公司裡面有多個團隊同時在開發晶片時,專案的排程跟協調就變得十分重要,否則公司自有的伺服器資源會不敷使用。試想,當所有設計團隊同一時間都要做設計模擬跟驗證,其排隊等待時間會有多長? 對於運算資源不足的問題,最直觀的解決方案就是擴建自有資料中心的容量,但因為運算需求波動幅度大,加上伺服器採購金額不低,後續還會衍生出維護、折舊等費用,因此IC設計公司的相關採購,通常是審慎而保守的。 除了IC設計工程師之外,電子設計自動化(EDA)工具業者是遇到上述問題的第一線業者,因此許多EDA大廠早在幾年前就開始探索使用公有雲的可能性跟對應的商業模式。跟自建資料中心相比,公有雲方案最大的優勢在於按照用量計費所帶來的彈性--當運算或儲存需求進入尖峰期時,使用者只要額外付費就可以取得所需的資源。目前幾家重要的EDA公司,如新思、益華、明導國際(Mentor Graphics)跟安矽思(Ansys),都已經有對應的布局動作。 對半導體製造業者來說,情況也類似。由於產線高度自動化,甚至已經開始採用大數據分析、機器學習等軟體工具,晶圓廠的生產線只要一開動,就會需要對應的運算能力來執行這些軟體。然而,除了既有生產線之外,晶圓製造業者還要不斷開發新製程,來滿足未來的市場需求。不管是更細的線寬或採用新的材料,都需要反覆進行模擬跟數據分析,而這些工作就跟IC設計的模擬、驗證一樣,需要大量運算能力支援。 公有雲方案解難題 資安迷信仍待破除 對於需要龐大運算資源來支撐其運作的半導體業者而言,公有雲是一個很彈性的選擇。公有雲具有龐大的運算能力跟儲存空間,還有各式各樣的伺服器可供選擇,當半導體業者需要額外的運算能力或儲存空間時,可以付費租用,不需要的時候,則只要取消訂閱就不會有費用支出。 但由於半導體業者手上的資料,例如生產製程參數、配方、IC設計檔案,都是非常敏感的機密資料,因此相關業者對於資料離開公司,通常有十分嚴格的管制,因此要說服半導體業者接受公有雲,往往是在挑戰客戶對資訊安全的「信仰」。 微軟(Microsoft)專家技術部雲平台解決方案副總經理呂欣育就表示,公有雲對於半導體業者來說,是一個非常有效益的解決方案。台積電就在5奈米製程研發上與微軟合作,在台積電原本就擁有的資料中心之外,搭配Azure平台的運算資源跟資料儲存空間,來加快專案開發的速度,結果讓5奈米的研發試產(Pilot Run)比預定時程提前了9個月,效果十分理想。 台積電表示,該公司希望在半導體製程代工持續維持領先地位,但根據摩爾定律(Moore's Law),每18個月晶圓上電體密度就增加一倍,用來運算半導體製程所需要的基礎建設更是大量增加6倍,公司現有的本地端伺服器運算量能追趕得很辛苦,也沒辦法調校到最佳化狀態。 在這個情況下,台積電還要持續推進先進製程,這也需要大量的運算資源來進行各種模擬,所以台積電的運算資源其實是很吃緊的。微軟的Azure方案跟EDA大廠新思、益華電腦在這方面幫上很多忙,藉由Azure的高速運算架構,台積電在20分鐘內就建構了10萬個運算單元,大量縮短了先進製程的研發速度。台積電基礎建設行銷部資深處長Suk Lee對於這個結果感到非常滿意(圖2)。 圖2 由於微軟Azure跟EDA大廠協助,台積電5奈米SRAM研發進展超前進度9個月,讓微軟獲得台積電的年度最佳雲端夥伴獎。 當然,矽智財(IP)的保護會不會因為資料上雲端而出現漏洞,是利用雲端運算最大的疑慮。也因為如此,微軟跟EDA業者在雲端方案上投入了相當多資源來建置各種關鍵資訊管理機制,以確保公司寶貴的IP資訊不會外流。 但除了台積電比較勇於嘗試之外,呂欣育坦言,大多數半導體業者對於資料上公有雲一事,態度還是相當保守。他可以理解半導體客戶將資安視為第一要務的想法,但要實現資訊安全,是要把細節攤開來逐一檢視,看哪個環節可能有問題,該如何改善,而不是以為資料不出公司大門就能永保安康。如果公司內部的資安政策模糊不清,資料放在公司裡面還是會出事。 就他與許多半導體公司溝通的經驗,有些半導體公司的資安政策是很有問題的,因為連公司內部的IT團隊,對自家的資安政策也說不出個所以然來,只知道資料不出門就對了。這種資安政策與其稱之為政策,或許說是「宗教信仰」還更貼切些。而這就是說服半導體產業接納公有雲最大的障礙。 不過,呂欣育對於半導體業者接納公有雲的趨勢,還是相當有信心。像台積電、新思、益華等業者,在半導體產業屬於燈塔型客戶,是引領產業發展趨勢的重要指標。在這些客戶的帶領跟示範下,未來會有更多客戶願意評估採用公有雲方案的可能性。 擁抱雲端將是新創IC業者最佳解 除了像台積電這種世界級大廠之外,規模較小的IC設計新創業者,也很適合使用雲端解決方案。一般認為,基於雲端的EDA工具方案會購買傳統授權來得彈性跟便宜,但其實真相有些複雜。基於雲端的EDA工具套件在授權模式方面確實比較彈性,但其實單價反而比傳統授權來得高。所以,對IC設計大廠來說,採用雲端EDA工具,只有彈性上的優勢,想藉此節省軟體授權費用,機會其實不大。 但對新創公司來說,因為EDA業者普遍樂於培植新客戶,因此在授權上通常都會給新創公司一定程度的優惠價格。針對雲端EDA工具,大多數EDA業者也樂於給新創公司同樣的優惠待遇,所以新創業者使用雲端EDA,單位成本會比IC設計大廠來得便宜。 除了軟體授權費用的優惠之外,IC設計離不開高效能運算基礎建設,但新創IC設計公司未必有充分的資源建置跟維護本地端的伺服器機房,因此,轉向雲端,利用網路大廠公有雲上的運算跟儲存資源,可以省下大筆營運開支,這也是吸引新創IC設計公司直接上雲端的主要誘因之一。 微軟雲端產品經理蕭博仁就指出,因為他過去是IC設計工程師出身,很清楚IC設計流程離不開高效運算跟大量儲存的現實。既有的IC設計大廠內部,不同團隊都是靠排程來協調資源配置。IC設計大廠的產品線跟專案通常都已經相對穩定,所以靠排程的方法來解決資源配置的問題,還能行得通。但如果是新創公司,撇開沒有足夠資源養IT團隊來維護自有機房的問題,因為產品線還沒定型,所以要靠專案排程來協調資源配置,難度也會比已經穩定運作的IC設計公司來得高。 事實上,RISC-V架構陣營裡的主要推手--新創IC設計服務公司SiFive,就是微軟Azure的使用者。因為在Azure上已經有完整的IC設計流程工具,SiFive只花了3個月就開發出基於台積電28奈米的64位元新型CPU。 所以,蕭博仁認為,半導體產業上雲端,除了指標性的國際大廠之外,新創公司擁抱雲端的速度也會比既有的公司來得更快。因為善用雲端資源,成本效益遠比靠傳統做事方法來得高太多了。
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深度學習/雲端架構聯手發威 系統晶片設計進入新境界

近期EDA產業內最熱門的兩個話題,分別是導入深度學習與工具雲端化,而這兩個議題其實互為因果,彼此高度相關。要探討這兩個議題之前,必然要先從最底層的硬體計算平台發展開始談起,因為超級電腦是支撐深度學習與雲端EDA的基礎。 超級電腦為EDA雲端化重要推手 超級電腦跟一般典型的雲端伺服器不同,其發展方向在於提供更多運算效能,給某些需要極高運算力的應用或服務使用。目前全球最快的超級電腦是由IBM打造,位於美國橡樹嶺國家實驗室的Summit(圖1),但是在過去幾年裡,世界最快的超級電腦卻在中國。 圖1 位於美國橡樹嶺國家實驗室的超級電腦Summit。 目前世界排名第二跟第三的超級電腦,分別是中國國家平行計算機工程與技術研究中心所開發的「神威.太湖之光」與中國國防科技大學打造的「天河二號」。 Summit並非典型的雲端伺服器,反而更像是一個高度專業化的獨立雲端數據中心。Summit中的每個節點都有兩個22核的IBM Power 9處理器(CPU)及6個NVIDIA Tesla V100加速器,整個系統共有4,608個節點(最終4,096+512個節點,所以它在只會計算2次方的電腦科學家眼裡看起來並不那麼奇怪),Summit事實上是一個採用了202,752核Power 9及27,648個NVIDIA Volta GPU的超大型系統,外加10PB的DRAM及250 PB的存儲空間(假設它是Flash儲存的)。 其峰值性能為每秒200千兆/千萬億(1015)次的浮點運算。美國能源部計畫在2021年開展一個每秒100京/一億億億(1018)次浮點運算等級的機器。 這些怪獸級的超級運算機器,不僅是用來進行深度學習訓練的利器,也是EDA工具業界得以推出雲端化解決方案的原因 EDA大舉走向雲端 EDA工具業者近來在雲端布局上動作頻頻,如益華電腦(Cadence)近期便宣布推出「Cadence Cloud」。這個雲服務的內容包羅萬象,並皆能促使Cadence的工具通過雲端的槓桿作用,將效能表現推升到新的境界。有些工具因為可以擴展到上百或上千個內核,而成「雲端就緒(Cloud-ready)」的設計工具。另一種方法則是使用大量內核,藉由平行運算架構更快地完成運算任務。這種方法的最好的例子是「元件庫特徵化(Cell-library Characterization)」,使用者可以在上百個Corner及上千個元件中找到成千上萬正在處理的工作。 高度平行化與使用大量運算核心,對IC設計的許多環節而言,可以帶來很大的速度優勢。路易斯.卡羅爾(Lewis Carroll)所著的        「愛麗絲鏡中奇遇」(編按:本書為愛麗絲夢遊仙境的續作)中有一段著名的話可以代表設計規則檢查(DRC)小組組長的觀點: 紅皇后回答:「那真是個慢郎中的國家!在這裡,你必須拚命的跑,才能留在原地;如果你要到另一個地方,你要跑得比剛才快一倍才行。」 對DRC來說,每增加一個流程節點,需要檢查的設計規則數量就會翻倍。更嚴重的是,這些規則的複雜性亦以兩種方式遞增(圖2);其中一個是「由真實的物理尺寸所決定的規則」,最典型的就是跟微影(Lithography)製程效應相關的規則。這意味著隨著尺寸越小,就會有越多的多邊形需要處理;其次是規則本身就變得更加複雜。在晶片開發的早期,幾乎所有規則都是簡單的最小寬度、最小間距或封裝規則,沒有任何規則取決於互連中的當前方向、沒有金屬反射規則、沒有因開放平台通訊(OPC)不允許某些尺寸而導致的規則、也沒有用於「多重圖形(Multiple Patterning)」的著色規則。 圖2 設計規則數量成長趨勢 由於「縮放定律(Dennard Scaling)」已經結束,以及半導體產業的某些因素,電腦運算效能的成長速度已經放慢,結果就是晶片設計過程中的DRC步驟,需要越來越長的運行時間。 就像計算機科學中只有三個數字(0,1,∞)一樣,對EDA使用者來說,運算任務的執行時間其實只有四種等級: 1.在我去喝杯咖啡或回覆電子郵件時,工作就已經結束了。它的運行速度已經夠快,如果能更快當然是最好,但那不是重點; 2.運算任務大概需要吃一頓飯的時間,所以使用者每天有兩次設計迭代(Iteration)機會,就是吃午飯跟晚飯的時間; 3.運算任務要花一整個晚上執行,所以設計者每天都會有一次設計迭代; 4.運算任務需要好幾天的時間執行,所以使用者會盡可能的避免運行整個晶片設計,但這在設計簽核(Signoff)時是無法避免的。 不用說,第一、二甚至第三種狀態,都比第四種狀態更可取。但實際情況是,不只Signoff DRC無法在一夜之間完成,跑個三天都不算罕見,甚至連某些子平台也需要超過24小時的運行時間。更糟糕的是,DRC需要具有大量記憶體及處理器核心的機器,而它們價格昂貴,因此很少見。 目前業界所使用的典型「作業調度程序(Job Scheduler)」(如LSF或RTDA)無法優雅地處理它們。如果你需要四台同時具有巨大記憶體容量的機器,那麼作業調度程序必須讓第一到第三類作業空等,讓第四類作業有最高優先順序。這會在等待時浪費一些最昂貴的計算資源,而且由於這樣的機器很少,所以即使是開始工作的延誤,也是很大的浪費。 因此,業界需要評估不同的做法,在自有特殊伺服器農場或使用公有雲提供的大量普通伺服器之間進行權衡。不過,相對的,軟體工具也必須具有這種支援大量平行化與不同運算架構的彈性。 新軟體架構支援各種布署方案 以Cadence為例,該公司近期發表的Pegasus就可以在模擬或客製的環境中運行,並與Virtuoso平台以及Innovus實現系統(Implementation System)無縫整合。關鍵是它使用目前晶圓廠認證的PVS平台。 和其它命名中帶有「-us」字尾的產品相比, Pegasus的平行化程度更高。它是第一個將流水線基礎設施與資料流架構(Dataflow Architecture)結合的解決方案,可在上百個CPU上實現「近線性可擴展性(Near-linear Scalability)。它是雲端就緒的產品,能夠在內部伺服器或亞馬遜雲端服務(AWS)等外部商業雲端上運行。對使用者來說,Pegasus可以直接在高峰使用期間,例如DRC送交設計定案(Tape Out)時,從公有雲逐步添加大量資源。 Pegasus的早期客戶之一是德州儀器(TI);與其現有的解決方案相比,他們已成功使用大量的Pegasus CPU,大幅降低了全晶片DRC的運行時間。另一位早期客戶是Microsemi,它發現以前需要運行24小時以上的工作可以在幾個小時內完成。結果如圖3所示。在沒有Pegasus的情況下,在「時序收斂(Timing Closure)」後可以預見昂貴的延遲,而在有Pegasus的情況下,DRC及最終的「工程變更指令(ECO)」週期是快速且可預測的。 圖3 高度平行化並可支援外部運算資源的Pegasus可明顯減少DRC執行的時間。 根據Cadence彙整的資料,在使用360個處理器核心的條件下,三個不同客戶的實際設計加速了6倍到12倍不等。更重要的是,Pegasus還可支援更多核心,且效能還可持續增加。圖4顯示,Pegasus可支援160、320、640個CPU核心,且效能可持續提升。許多平行化工具在數十個CPU核心上運作,可表現出令人驚艷的加速成果,但核心數量增加到一定程度後,再添加額外的處理器核心,就不再有進一步的改進,甚至在某些情況下,由於協調CPU資源的工作成為瓶頸,反而會導致速度減慢。 圖4 Pegasus的可擴展性 因此,Pegasus允許企業利用內部伺服器中的大量通用伺服器,有效地擴展到上百個核心。當內部資源耗盡或無法使用時,Pegasus可以銜接雲端上的資源繼續使用。 不過,筆者還是要提醒,當開發團隊擁有近乎無限量的處理器核心時,很容易造成運算資源的浪費,而這個代價可不便宜。浪費模擬或浪費迭代太容易了。 EDA上雲端 機器學習水到渠成 當雲端及EDA都匯集在一起時,機器學習的元素,就可以很自然地加入其中。 與Cadence...
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AI輔助晶片設計話題熱 IC設計產業挑戰/機會並呈

利用人工智慧技術來加快晶片設計流程,是最近兩、三年來在EDA工具業界相當熱門的話題。特別是在布局繞線(P&R)與模擬(Simulation)階段,人工智慧技術已展現出相當大的應用潛力。  在此基礎之上,美國國防部旗下的DARPA希望更進一步,利用人工智慧實現全自動化的晶片設計(Push Button IC Design)。然而,這無疑是個相當遠大的目標。通常DARPA發起的先進研究計畫,都是十年磨一劍的專案,過程中失敗的機率也不低,但倘若能做出成果,對產業的顛覆性卻是不容小覷的。 從自駕車到全自動IC設計 DARPA挑戰科技極限 益華電腦(Cadence)資深副總裁暨客製化IC/PCB設計總經理Tom Beckley(圖1)指出,DARPA所推動的研究,通常都是挑戰當代科技極限的專案,其所舉辦的Grand Challenge競賽就是其中之一。 圖1 Cadence資深副總裁Tom Beckley指出,全自動設計是DARPA對半導體產業提出的下一個Grand Challenge。 2004年的DARPA Grand Challenge就以自動駕駛技術為主題,舉辦了第一屆自駕車挑戰賽,要求參賽隊伍用自動駕駛技術,完成從加州到內華達州,全程約150英里的賽事。結果第一屆參賽者沒有任何一支隊伍跑完全程,即便是跑得最遠的參賽隊伍,也只跑了7英里。2005年這項賽事捲土重來,賽事路線稍有變動,但大多數隊伍的表現都遠比前一屆更好,其中更有五支隊伍跑完全程132英里。 為了參與這項競賽所發展出來的技術,成為目前自駕車發展的基礎,未來更可能徹底改變人類社會的交通運輸。但從第一屆Grand Challenge到現在已經過了十多年,自駕車距離全面上路,還是有一段不小的距離。這就是DARPA計畫的特色--高度前瞻、高風險,但倘若能成功,將會對產業甚至整個社會造成顛覆性的變革。 拉回到半導體領域,DARPA這次對半導體產業提出的挑戰,全名為電子復興運動(Electronics Resurgence Initiative, ERI)。該計畫廣邀學術界、商用產業與軍事產業中獲選的成員共同參與,目的是將複雜又昂貴的SoC設計門檻壓低。 在EDA工具的輔助下,很多晶片設計流程已經進入自動化時代,但由於製程技術不斷進步,使得單一晶片得以整合更多功能,因此SoC設計變得越來越複雜,在SoC上執行的軟體也是如此。因此,兩相抵銷之下,SoC設計的成本還是一飛衝天,而且開發團隊的規模只增不減。這使得先進SoC的開發變成少數大型跨國公司的專利,而且只有少數市場規模夠大的應用,才能吸引業者開發這種先進SoC。 這個趨勢對小型晶片公司與美國國防部這種利基型客戶是不利的。以國防應用來說,許多系統設備也需要使用先進SoC,但由於國防航太產業的需求規模不夠大,因此開發費用很難攤提。  在ERI計畫之下,又分成電子資產智慧設計(Intelligent Design of Electronic Assets, IDEA)跟Posh開放原始碼硬體計畫(Posh Open Source Hardware, POSH)兩個子計畫,各有其研究團隊(表1)。   線路布局全面自動化 ERI的終極目標是創造出一個以軟體為基礎,完全自動化的實體線路布局產生器跟開放原始碼矽智財(IP)生態系,能在24小時內完成一次設計循環,進而讓客製化商用SoC跟符合國防部規格要求的軍用SoC均能大量、快速產出。 為了達成這個目標,IDEA團隊必須創造出一個無人介入(No Human...
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