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Gartner:聯網汽車將在2023年成為5G最大市場
國際研究暨顧問機構Gartner預測,未來三年戶外監視攝影機將成為全球5G物聯網(IoT)解決方案最大市場,在2020年時達到5G物聯網端點裝機總數70%。就數量而言,2020、2021和2022年將分別為250萬、620萬和1,120萬台,不過到了2023年時將被聯網汽車超越,萎縮至市場的32%。
Gartner資深研究總監Stephanie Baghdassarian表示,戶外監視攝影機除了用於城市部署外,也能確保建築物安全、偵測入侵者;由於它們往往位於室外、橫跨城市不同角落,且需要蜂巢式聯網功能,因此市場商機最為龐大,相關投資應著重戶外監視攝影機、聯網汽車、政府及人身安全等項目。
5G開啟了全新的企業市場商機,因此當通訊服務供應商(CSP)評估各式使用情境時,須以打造物聯網解決方案做為投資優先順位;而Gartner預測2020~2021年間,5G物聯網端點裝機量將超過三倍,由350萬台增至1,130萬台;到了2023年,裝機量甚至將近4,900萬台。
不過,此一市場趨勢到了2023年將有明顯轉變。Gartner指出,2023年時,汽車業將成為5G物聯網解決方案最大市場商機,占比為53%,其中嵌入式聯網汽車模組是5G的主要使用案例。2023年時,商用及消費性市場的聯網汽車嵌入式端點裝機量將達到1,910萬台,整體汽車業5G端點數量則為2,590萬台。
戶外監控市場將在2023年被聯網汽車超越。
Baghdassarian認為,聯網汽車內嵌入式5G連線裝置的潛在市場,成長速度已超過整體5G物聯網。商用及消費性聯網汽車的嵌入式5G端點,在2020年將占所有5G端點裝機量11%,2023年底可望達39%。
此外,可主動連接5G服務的5G聯網汽車,市占率將從2020年的15%增加到2023年的74%,並於2028年達到94%,屆時5G技術將用於蜂巢式車聯網(V2X)通訊,使用者不僅可以在汽車內部傳送和接收訊息,亦能在車輛、基礎設施、行人、單車騎士等個體間進行溝通。可主動連線5G服務的聯網汽車,最終有望協助維持交通順暢並提升道路安全。
Baghdassarian說明,長期來看,汽車業將成為物聯網端點和5G物聯網最大宗的使用案例,建議欲進入5G物聯網市場的通訊服務供應商,在投資時須將汽車業放在首位,著重尋找了解產業的人才,並透過結盟推動市場向前邁進。
Level 3瓶頸難突破 Level 4成自駕發展新選項
在Level 2的自動駕駛輔助(ADAS)技術逐漸成熟後,眾多國際車廠持續精進自駕系統效能,期早日實現自動駕駛願景。然而,在L3自動駕駛車輛定義難明的情況下,Level 4自動駕駛車輛由於定義較明確,且多在限定區域內行駛,環境較為單純,對於車廠、新創及系統/車用電子元件等業者而言有更多的發展誘因,也因此,Level 4的自動駕駛車輛從2018年下半年開始不斷浮現,且已有些許業者開始推動試營運的商用服務(如接駁、運貨等),換言之,自動駕駛市場除了原有的一般房車之外,以營運服務為主的Level 4車輛,也成為新的發展目標,且發展腳步相當迅速。
根據國際自動機工程師學會(SAE)J3016標準,Level 3的定義為:「由自動駕駛系統進行所有的駕駛與操控。系統提出操作判斷要求時,駕駛人必須適當地回應」。
對此,工研院資訊與通訊研究所車載資通訊與控制系統組組長李夏新指出,可想而知,到了Level 3的時候,車子勢將會有更高的自駕程度、也會有更多的自駕時間。但是,當自駕車判斷有狀況無法自行處理時,便會警告駕駛,請駕駛接手,而駕駛必須在收到警告後,即時或是有足夠的時間接手以避免危險狀況,這也就是定義中所說的「統提出操作判斷要求時,駕駛人必須適當地回應」。但什麼叫做「適當地回應」,卻成為Level 3發展的一大棘手問題。
工研院資訊與通訊研究所車載資通訊與控制系統組組長李夏新。
李夏新進一步說明,何謂適當地回應,是一個很難界定的定義,說的白話一點,就是在駕駛人在收到系統警告時,要有足夠的時間可以接手方向盤,且在這途中還不能出事;而究竟多長的時間才能稱作足夠?是5秒、6秒甚至是10秒?這到目前沒有一個共通的標準,且也很難立下標準,因為每個駕駛人在啟動自駕功能時所做的事情都不一樣,所需的反應時間也不一。也因此,Level 3對於車廠、系統業者或汽車元件供應商而言成了一大挑戰,且關鍵不在於技術,而是在於如何實現SAE對Level 3的定義,因為這牽涉到了責任歸屬的問題,當真的出事了,該負責的究竟是車輛沒有給駕駛足夠的反應時間,還是駕駛自己沒有在時間內反應過來。
相較於Level 3,SAE對Level 4自動駕駛的定義則為:「由自動駕駛系統進行所有的駕駛與操控;系統提出操作判斷要求時,駕駛人不一定需要回應。受限於道路及環境條件」。李夏新指出,Level 4自駕車基本上就不需要人介入,且從定義上來看,必須要在「限定區域/路線」運行(例如公車行駛路線較固定或是有專用道),簡單來說,Level 4車輛的行駛區域較為單純,對於環境掌握較為精準,意味著出意外的機率較小,因此發展反而較Level 3容易,而這也是為何開始有些車廠在實現Level 2之後,直接發展Level 4,或是新創業者都直接從Level 4切入的主要原因,而這也使得自動駕駛產業開始出現有別於傳統賣車的銷售思維及營運模式,也就是以「服務」為導向,像是巴士接駁、無人計程車隊等。
定時/同步傳輸一次到位 5G-TSN開創IIoT新時代
IEEE 802.1工作組主席Glenn Parsons表示,只有標準化的無線技術才能實現關鍵物聯網(Critical IoT)應用。5G做為工業通訊的單一無線技術,適用於所有聯網標準,包含802.15.4、WirlessHART、ISA100.11與Wi-Fi的聚合,其本身可提供工業應用場景降低布線/開發成本與靈活性。
另一方面,TSN技術本身可提供安全可靠地傳輸數據、保證數據傳輸的低延遲、聚合不同的網路節省運營成本、簡單的系統配置和操作和開放的生態系統,兼具高流量融合(High Traffic Mix)、確定性(Deterministic)、低延遲、安全、可靠與高吞吐量等效能,在傳統昂貴、分散、不可互操作和分段的通訊基礎架構中,可說是帶來一束曙光,點燃工業物聯網端到雲的互連互通願景。
u-blox蜂巢式產品中心5G技術主管暨英國UK5G諮詢委員會委員陸曉指出,3GPP工作小組在TSN和5G網路結合上提出了幾個方案。TSN主要是通過802.11AS/gPTP協定來實現同步,例如針對單一時域,5G系統和TSN的協同則需要通過解讀gPTP協定來實現協同工作。UPF(User Plane Function)引入並做為5G系統和TSN的橋樑。在5G系統另一端,在UE端和End Station終端分別引入新的介體來解讀並傳輸時域和同步訊號。
Parsons談到,5G-TSN的整合是工業物聯網系統中非常重要的組成。3GPP R16提供了整合5G-TSN的工具,像是5G需要支援TSN的控制器協作(802.1Qcc)、時間同步(Time Synchronization)(802.1AS)、TSN限制延遲(Bounded Latency)(如802.1Qbv)與TSN可靠性(802.1CB)要求等面向。
隨著R16最終版本底定在即,R17具體標準制定方向會在2019年年底在3GPP全會上確認,屆時也會落實TSN在R17的制定方向。從現有的產業討論方向來看,主要方向以優化TSN為首要,例如減少訊號跳動(Jitter)、延遲、增強同步性,以及擴展TSN應用場景等重點。
工業4.0無線端對端通訊要求相對於傳統無線通訊要求要高得多,對於不同的應用場景、網路的服務品質機制(Quality of Service, QoS)、可靠性與安全性要求皆大不相同。舉例來說,控制級通訊對於即時性(Real-time)要求達毫秒等級低延遲、可靠性則必須達99.9999%的水準,不僅如此,抗干擾性和安全性的要求等級也相對較高。雖然新設備的引入會增加投資成本,但從長遠來看,5G技術的引入將簡化工廠布局和靈活度,為工業製造業帶來新的應用場景和商業模式,從而加速工業領域的數位化進程。
2019年全球MPU衰退4%達773億美元
由於智慧手機出貨量疲軟,數據中心伺服器庫存過剩以及全球市場需求不振,微處理器市場在2010年至2018年之間連續九年創下銷售新高的紀錄,預計今年年底將終止,全球MPU營收下降4%,至約773億美元。根據產業研究機構IC Insights對MPU的展望,到2020年,微處理器銷售額預計將出現小幅反彈,成長2.7%至793億美元,然後在2021年將達到約823億美元的新高。
與2019年1月預測相比,IC Insights當時預測2019年微處理器銷售成長3.9%,隨後2020年微幅衰退0.1%。現在,預計MPU總營收在2018~2023年之間的年複合成長率(CAGR)為2.7%,在預測的最後一年達到917億美元。預期微處理器總出貨量將以1.0%的年複合成長率成長,到2023年將達到24億顆。
IC Insights認為,2019年微處理器銷售額約29%來自手機應用處理器(222億美元),而平板電腦中類似行動MPU占3%(25億美元)。預計2019年MPU總收入的近52%來自NB和桌上型PC精簡型電腦(Thin Client)、Internet/雲端運算系統、伺服器、大型主機和超級電腦中使用的中央微處理器(398億美元)。
加速物聯網/智慧製造創新 ST MPU搶攻高運算效能市場
物聯網時代來臨,新興應用不斷發展,許多整合性應用需求更高的運算能力,包括工業、消費性、醫療保健、智慧家庭等,需要更高的處理與運算能力,意法半導體(STMicroelectronics, ST)以多年積累之Arm Cortex 研發經驗擴大STM32 MCU的功能,推出該公司首款多核微處理器(Microprocessor, MPU)具備運算和圖形處理的能力,且兼具高效即時控制和高功能整合度。
ST微控制器部門STM32微處理器產品行銷經理Sylvain Raynaud表示,微處理器整合Arm Cortex-A和Cortex-M,彈性的架構可以兼顧運算效能與省電。
STM32MP1系列微處理器產品基於ST構建的STM32系列生態系統,包括開發工具和技術支援。該公司微控制器部門STM32微處理器產品行銷經理Sylvain Raynaud表示,STM32系列可解決客戶對即時任務和功耗限制的要求,OpenSTLinux以市場上主流的開源Linux發行版發行,將STM32系列從即時任務和功耗限制為主的應用擴大到更廣泛的市場。在MPU和軟體的支援下,ST的解決方案,滿足許多工業和專業應用的供貨需求。
該微處理器整合Arm Cortex-A和Cortex-M兩顆不同核心,Raynaud說明,此彈性的運算架構可以兼顧運算效能與省電。例如,透過暫停Cortex-A7執行指令,只讓Cortex-M4運作,功耗通常可降低至25%。再從這種模式進入待機狀態,功耗可降至1/2500,並且同時支援1到3秒內恢復執行Linux,具體恢復速度取決於實際應用。STM32MP1嵌入了3D圖形處理器(Graphics Processor Unit, GPU),以支援人機介面(Human Machine Interface, HMI)顯示器;外部記憶體則支援各種DDR SDRAM和快閃記憶體。
STM32MP1系列微處理器整合兩顆主頻650MHz的Arm Cortex-A7應用處理器和一顆頻率達209MHz的Arm Cortex-M4微控制器。為防止MPU系統出現性能瓶頸和頻寬問題,STM32MP1支援多種DDR SDRAM記憶體,包括DDR3、DDR3L、LPDDR2、533MHz的32/16位元LPDDR3。此外,STM32MP1亦支援各種快閃記憶體:eMMC、SD卡、SLC NAND、SPI NAND和Quad-SPI NOR。
而在軟體開發部分,ST發布了一款主流開源Linux發行版OpenSTLinux Distribution。OpenSTLinux已通過了...
改善SiC MOSFET電壓漂移 調整閘極驅動負電壓是訣竅
近年來,寬能隙半導體碳化矽(SiC)元件得到了廣泛的重視與發展。其中,SiC MOSFET與Si MOSFET在特定的工作條件下會表現出不同的特性,當中不可忽視的一環即是SiC MOSFET在長期的閘極電應力下會產生臨界值電壓VGS(th)漂移現象。
本文將闡述如何透過調整閘極驅動的負電壓,來限制SiC MOSFET臨界值漂移的方法。
SiC MOSFET會引起VGS(th)漂移
由於寬能隙半導體SiC材料的固有特徵,以及不同於矽(Si)材料的半導體氧化層界面特性,會引起臨界值電壓變化以及漂移現象。要理解這些差異,解釋這些差異與材料本身特性的關係,評估其對應用、系統的影響,需要更多的研究及探索。
就靜態閘極偏壓而言,針對Si元件臨界值特性的標準測試流程並不適用於SiC MOSFET。因此,需要使用一種「測試/偏壓/測試」的新測試方法以評估SiC MOSFET的偏壓溫度不穩定性(Bias-Temperature Instabilities, BTI)特性。它可以區分VGS(th)的可恢復漂移以及永久性漂移。
除了靜態閘極偏壓引起的漂移以外,SiC MOSFET的臨界值電壓也會因元件的開關工作而產生額外的漂移,此額外的漂移衹有通過長期開關測試才能被觀測到。就目前所知,此效應源於柵氧陷阱的動態反應,此效應是目前SiC MOSFET技術的通用特性。
以英飛凌旗下的CoolSiC MOSFET為例,數據顯示,長期的開關應力會引起VGS(th)的緩慢增加。然而,不管所選擇的參數如何,從未發現臨界值電壓VGS(th)會出現負漂移。這一現象,在不同品牌、不同技術的SiC MOSFET上均可以觀測到,在相同偏壓條件下不同元件的VGS(th)漂移值是近似的。VGS(th)上升會導致RDS(on)的輕微上升,長期影響是通態損耗會增加。
需要注意的是,元件的基本功能不會被影響,主要有:
•耐壓能力不會受影響
•元件的可靠性等級,如抗宇宙射線能力,抵抗濕氣的能力等不會受影響
•VGS(th)漂移會對總的開關損耗僅有輕微影響
影響VGS(th)漂移的參數主要包括:
•開關次數,包括開關頻率與操作時間
•驅動電壓,主要是負關斷電壓VGS(off)
以下參數對開關操作引起的VGS(th)漂移的影響可以忽略:結溫、漏/源極電壓、漏極電流、開關斜率dv/dt,di/dt。
RDS(on)增加導致結溫升高
長期來看,對於給定的VGS(th)臨界值漂移的主要影響在於會增加RDS(on)。RDS(on)的增加會增加導通損耗,進而升高結溫。在計算功率循環時,須要把這因素導致的額外結溫增加也考慮進去。
此額外結溫的增加是否需要格外重視取決於實際應用及工況。在很多案例中,即便是20年工作壽命到期後,此額外結溫的增加仍然可以忽略不計。然而在另一些應用中結溫的增加可能就會很重要。因此,在這種情況下,就須要根據下述的設計指導進行驅動電壓選擇。
下面兩個例子(DC-AC逆變器中的半橋配置)說明了不同的影響結果,在不同應用中的固定範圍的VGS(th)漂移。第一個例子代表了應用案例中導通損耗(Pcon)占大部分,第二個例子考慮了開關損耗(Psw)和導通損耗平均分配。這兩個例子的參數列於表1。
這兩個範例顯示了VGS(th)漂移對損耗分布和結溫的不同影響。在圖1中,可預期在工作壽命結束時,兩個範例都有1V的相同VGS(th)漂移。
圖1 在應用中VGS(th)漂移對結溫的影響。
從表1中的範例1可以看出,當導通損耗占大部分時,VGS(th)的漂移將導致明顯的總損耗增加與結溫上升。對於這樣的應用,稍後會詳述必須考慮的設計準則。對於損耗平均分布於開關和導通損耗的應用,VGS(th)的漂移對總損耗和結溫僅有輕微影響。整體而言在其他的應用中若損耗主要由動態損耗決定,則VGS(th)漂移的影響幾乎可以忽略不計。
透過控制閘極負壓VGS(off),VGS(th)漂移可以被限制在一個可接受的水平內。在任何情況下,關斷電壓的上限都是0V。同時,關斷電壓的下限需要根據開通電壓、開關頻率,以及操作時間來選擇一個合適的值,使RDS(on)的增加限制在一定範圍之內。
VGS(th)的動態漂移隨著開關次數的增加而增加,為了好理解,總的開關次數被轉化為10年內不間斷工作(24小時/7天)的歸一化的工作頻率。知道實際工作頻率(kHz),目標壽命(年),以及工作壽命之內系統工作的百分比,歸一化的工作頻率可以透過以下公式計算:
歸一化頻率fsw=實際工作頻率fsw×壽命×工作時間占比÷10
儘管基本晶片技術相同,CoolSiC MOSFET工作區域是分別針對在模組封裝與離散元件封裝而給出的。這是因為閘極訊號的過衝和下衝很大程度上取決於工作條件、電路設計和寄生參數。特別是,離散元件由於電路設計、應用條件、逆變器拓撲、閘極驅動設計、PCB布局和散熱設計具有更大的靈活性,所以推薦工作區(ROA)因而更加保守。由於這些原因,考慮到閘極驅動器設計的變化,計算離散元件的ROA時已加上了2V的潛在過衝電壓。對於模組,因為可以透過適當的閘極驅動器設計實現0V過衝,所以計算ROA時不須要考慮額外的過衝電壓。
以基於實際運作工況估算得出的歸一化開關頻率,可以從圖2和圖3之中找到已經包括潛在下衝電壓的最小關斷閘極電壓,分別用於離散元件和模組產品。
圖2 分立器件產品的最小關斷閘極電壓。
圖3 模組產品的最小關斷閘極電壓。
以下的例子可方便理解上述計算方法,如一個光伏逆變器的典型工作情況:實際工作頻率20kHz,目標工作壽命20年,工作佔比50%。
歸一化開關的工作頻率如下:20kHz×20yrs.×50%/10yrs.=20kHz
對於18V的導通電壓,採用離散元件的CoolSiC MOSFET,包括下衝在內的關斷閘極電壓必須介於-4.6V~0V之間。如果開通電壓為15V,使用模組封裝的MOSFET,包括下衝的關斷閘極電壓必須設計在-7.7V~0V之間。
制定推薦工作區的最低關斷電壓,是確保在整個產品壽命期間在Inom和Tj= 125℃工作時的RDS(on)不會增加超過初始值的15%。RDS(on)的增量取決於工作電流Id,和結溫Tj。最後要注意最低峰值閘極電壓絕不能超過數據表中的最大額定值。此要求與ROA無關。
VGS(th)漂移為長期效應 僅須考慮重複過衝/下衝電壓
VGS(th)漂移是一種長期效應,因此只需考慮重複的過衝和下衝電壓。由偶發性工況如電壓不穩、短路情況等引起的閘極電壓的過衝和下衝不應被考慮。
只有電壓尖峰直接到達晶片上的閘極-源極端,才會影響VGS(th)漂移而需要被考慮。要透過實驗量化電壓過衝和下衝尖峰值,理想情況下應直接在晶片端子處測量。但是,實際上這並非總是可行,因此以下指南提供了一個很好的估測方法:
.如果不需要隔離,請使用高頻寬(100MHz)探頭直接測量。
.或者,如果隔離是必需的,則使用具有高頻寬和高共模抑制能力的差分探頭。
.始終盡可能靠近晶片進行測量,閘極電壓過衝和下衝的形狀可能因各個逆變器而異,應考慮峰值電壓(圖4)。
圖4 閘極電壓過衝和下衝。
閘極導通電壓高於15V具反效果
以CoolSiC MOSFET為例,該產品可以使用18V閘極電壓,以獲得更好的電流處理能力。請注意,高於15V的閘極導通電壓具有兩種相反的效果:
.它降低典型的RDS(on)及RDS(on)對VGS(th)漂移的靈敏度。
.在壽命結束時,使用18V閘極導通電壓產生的VGS(th)的漂移可能高於15V的閘極導通電壓,但由於較大的過驅動電壓,RDS(on)增加將會降低。
另外,還應該考慮到與15V導通電壓相比,短路峰值電流要高得多。因此,在18V導通電壓時,元件將無法維持數據手冊(Data Sheet)中所述在15V的導通電壓下的短路能力。
當工作在較低的負關斷閘極電壓(例如-2V而不是-5V)時,對應用的影響很小。但是應該考慮幾個與應用相關的參數:
.Eon和Eoff會略有變化
.SiC MOSFET體二極管的正向電壓將降低
.誤導通風險增加,可能會增加開通損耗。如在0V關斷、較高的的關斷閘極電阻、更大的閘極-源極迴路電感等情況中更加明顯。
須要強調的是,離散元件例如CoolSiC MOSFET,可以安全地在0V關斷電壓時順利工作。因此,指南中的值不會對性能產生任何負面的影響。此外,它甚至可以容許使用更簡單的單電壓閘極驅動電路設計。對使用單開關拓撲結構的CoolSiC MOSFET模組(如升壓電路),通常可以使用0V閘極關斷。
(本文由英飛凌提供)
迎向Chiplet新時代 先進封裝模糊前後段界線
在AI浪潮席捲下,為了提供更高的運算效能,處理器核心數量,以及其所搭配的快取記憶體容量、I/O數量都呈現指數型暴增。這些情況使得IC設計者即便使用最先進製程,也很難把晶片尺寸變得更小。
不僅如此,如果按照傳統設計方法,晶片面積還越來越大,在某些極端狀況下,甚至還出現一片12吋晶圓只能生產十多顆,甚至不到十顆晶片的情況。如果再把良率因素考慮進去,採用這種設計方法製造出來的晶片,單顆成本恐將突破新台幣100萬元。這顯然不是晶片設計者跟客戶能夠接受的。
另一方面,5G對高頻寬、低延遲與大量連線的要求,使得通訊晶片必須要有更高的整合度,才能夠滿足5G提出的效能標準。同時再加上絕大多數物聯網裝置都有嚴格的成本、功耗與外觀尺寸限制,通訊晶片業者如果不想辦法利用先進封裝技術,把更多通訊元件、甚至天線整合在單一封裝內,形成完整的微型通訊模組,將難以滿足應用市場需求。
同質/異質整合攜手 共同因應AI與5G挑戰
AI跟5G正好代表兩種看似截然不同,但其實殊途同歸的半導體產業發展方向--同質整合(Homogeneous Integration)與異質整合(Heterogeneous Integration)。而且在許多情況下,這兩種整合其實是同時並存的。
針對同質整合,台積電研發副總經理余振華(圖1)表示,不管是依循摩爾定律(Moore's Law)的道路進行製程微縮,抑或是採用先進封裝技術,把不同晶片整合在同一個封裝體內,客戶追求的目標永遠都一樣--用更低的成本來實現電路功能。因此,除了製程微縮之外,如果有其他技術選項可以達成這個目標,客戶當然會樂於採用。而同質整合跟異質整合之所以興起,就是因為這兩種先進封裝技術,能夠有效降低成本。
圖1 台積電研發副總經理余振華表示,為協助客戶降低晶片生產成本,同質/異質整合並用將是未來的發展方向。
同質整合通常應用在處理器或邏輯晶片上,這類晶片為了提供更高的效能,滿足AI運算需求,不僅核心數量越來越多,核心旁邊配置的快取記憶體容量也跟著變大,I/O的需求也跟著暴增。如果繼續採用傳統SoC的設計思維,不把這類大型晶片切割成多顆小晶片,再用先進封裝技術整合起來,其生產良率會受到極大影響。
另一方面,把SoC按照功能進行切割,也有助於實現IP重複利用,並且讓設計最佳化。一顆SoC裡面,其實有很多電路不適合用最先進的製程技術生產,例如記憶體、I/O跟其他與類比/混合訊號有關的功能電路。與其將所有功能都整合在一顆晶片上,把這些電路功能切割開來,用性價比更高的製程來生產,反而更具經濟效益。這個觀念就是所謂的異質整合。
同質整合搭配異質整合的案例很多,台積電也已經有許多客戶成功開發出這種採用混和架構的產品,例如賽靈思(Xilinx)的高階FPGA,一方面使用同質整合,把一顆大型晶片切割成多顆小晶片,再利用CoWoS整合;另一方面,該公司的FPGA旁,還有多顆HBM記憶體,同樣利用CoWoS進行整合,以獲得更大的記憶體頻寬。
不過,由於CoWoS的成本高昂,在很多情況下已超過客戶可接受的門檻,因此成本相對低廉,但效能較低的InFO,獲得更廣大的客戶群青睞。此外,InFO的結構還在持續進化,且目前台積電InFO的線寬/間距(L/S)已經可以做到2/2微米;在實驗室裡面,甚至已發展出1/1微米以下的技術,且層數還在持續往上疊加,因此InFO家族的性能正在逐漸逼近CoWoS,也開始有網通晶片廠開始使用InFO。
至於在CoWoS方面,由於矽中介層(Si-interposer)的成本偏高,因此台積電3DIC處長鄭心圃透露,該公司內部也在發展以有機材料取代矽中介層的CoWoS,盼藉此提供客戶更多選擇。
除了成本考量外,從技術角度來看,IC設計者未來在開發新晶片時,也必然要導入同質/異質整合。聯發科副處長邱寶成(圖2)就指出,雖然先進製程可以做出更小的電晶體,但功率密度並未跟著電晶體縮小而下降。
圖2 聯發科副處長邱寶成認為,藉由先進封裝實現同質/異質整合,可有效協助設計者降低晶片的功率密度。
以聯發科目前功率密度最高的晶片為例,其功率密度可達380W/平方公分。用電熨斗做為比較生活化的比較基準,大家都知道電熨斗很燙,但其實電熨斗的功率密度只有10W/平方公分,由此可見功率密度對晶片設計者帶來的挑戰是多麼艱鉅。
把晶片設計適當分割開來,不只可帶來良率提高,成本下降的經濟效益,對於降低功率密度也有幫助。不過,由於AI、5G應用對晶片效能跟I/O數量的需求很大,IC設計者不希望在這方面有所妥協,因此聯發科非常樂見各種更先進的互連封裝技術出現,讓晶片設計者可以有更多選擇空間。
L/S迅速微縮 封裝難度/可靠度挑戰大增
其實,把時間往回推一年,在2018年的系統級封測高峰論壇上,除了CoWoS之外,業界能提供的扇出(FO)封裝技術,L/S大多還只能做到10/10微米,但一年之後,2/2微米已經成為新的標準,而且RDL的層數已經迅速推進到4P5M(四層有機聚合物,五層金屬層)。由此可見晶片客戶跟半導體製造業者對先進封裝技術的強烈需求。
然而,更細的互連線路、更多層數的立體堆疊,不僅需要新的材料跟製程設備,也使得封裝的生產良率、可靠度面臨更嚴苛的挑戰。有鑑於此,材料、設備商紛紛推出新一代材料或製程設備機台,如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金屬(SMIC)等。這些廠商提供的解決方案,讓台積電、日月光、力成跟艾克爾(Amkor)等前後段業者得以將先進封裝推向量產。
而在確保生產良率跟封裝可靠度方面,檢測(Inspection)與計量(Metrology)廠商如Camtek、Cyberoptics等,也針對各種先進封裝推出新的解決方案。事實上,由於先進封裝興起的緣故,檢測與計量在封裝領域所扮演的角色,將比過去更為關鍵。
由於先進封裝涉及多晶片整合,如果半導體製造商沒有在封裝前先對個別晶片進行完整檢測,鎖定Known Good Die(KGD),再進行Die to Wafer(D2W)或Chip to Wafer(C2W)整合,將會把Bad Die跟其他Good Die封在一起,最後得到無法正常運作的元件,並蒙受巨大的經濟跟良率損失。由此可知,檢測與計量在後段製程的重要性將越來越高,而這也會使封裝廠的產線設計跟運作流程變得越來越像前段廠。
從SoC走向Chiplet EDA工具支援至關重要
除了材料跟設備機台外,由於先進封裝變得越來越複雜,因此封裝設計者很難再用現有的設計工具來完成先進封裝設計。明導(Mentor)亞太區技術總監李立基(圖3)就指出,在一個封裝只有幾百個I/O的時代,封裝設計者還有可能用試算表(Spreadsheet)來規畫I/O,但在動輒數千甚至上萬個I/O互連的先進封裝設計中,這種方法不僅太耗時,而且出錯的機率很高。基於資料庫的互連設計,還有設計規則檢查(DRC),都將成為先進封裝設計的標準工具。此外,以往封裝業界習慣使用的Gerber檔格式,在先進封裝時代也必須改成GDSII檔格式。整體來說,封裝業界所使用的工具,都會變得越來越像前段Fab跟IC設計者所使用的工具。
圖3 明導亞太區技術總監李立基認為,未來後段封裝設計的EDA工具,將越來越接近前段IC設計用的EDA工具。
另一方面,在晶片設計端,為了把SoC拆解成Chiplet,EDA工具也必須跟著大翻新。而且不僅是RDL Netlist、線路布局(Place & Route)的工具需要更新,設計人員還需要更多設計模擬工具來解決多晶片所衍生的電源一致性(PI)、訊號一致性(SI)、電磁相容(EMC)、散熱(Thermal)等問題。新思(Synopsys)、益華(Cadence)與明導都有對應的解決方案。
專訪達爾全球離散元件產品副總裁唐逸鵬 功率離散元件尤重基本功
有鑑於此,除了少數擁有特殊設計或製程know-how的業者外,許多國際大廠已漸漸從這個領域淡出,改推整合式產品,例如結合控制器跟MOSFET的電源管理晶片(PMIC)。但達爾(Diodes)全球離散元件產品副總裁唐逸鵬認為,只要掌握核心技術,而且基本功夠紮實的團隊,在這個紅海市場上還是大有可為。
電路抄襲沒用 離散元件差異化全靠基本功
出身類比晶片名門國家半導體(National Semiconductor; NS)的唐逸鵬回憶說,早年NS都會定期出版一份教科書等級的刊物,詳盡介紹自家產品的設計架構跟工作原理。NS之所以如此大方,是因為該公司根本不怕其他競爭同業抄襲。
他解釋,類比產品有一個特性:即便電路設計一模一樣,搭配不一樣的製程參數跟材料,就會有天差地遠的性能表現。所有的魔鬼都藏在細節裡,如果設計團隊沒有對製程、材料、物理學有很深的理解,就會掉入這些陷阱中。而這正是國家半導體之所以在類比元件市場得以成為一方之霸,最後被德州儀器(TI)高價收購的原因。
而在各式各樣的類比產品中,二極體跟MOSFET這類離散元件,又是最考驗研發團隊基本功的產品。因為這類元件的功能相對單純,不像其他類比產品還有很多花樣可以玩,因此,要把二極體跟MOSFET做好,除了把馬步紮穩,把材料、製程徹底摸熟之外,別無他途。當然,隨著技術進步,現在的二極體跟MOSFET產品也開始整合一些周邊,例如靜電放電(ESD)等保護功能,但核心的二極體或MOSFET本體,拚的還是基本功。
也因為如此,即便各家離散元件供應商的產品乍看之下都差不多,有些小廠甚至還有電路設計抄襲的疑慮,但領導廠牌的產品,就是會有一些特殊的功能或規格,是抄不來的。有些很特別的產品,甚至還有專為某些客戶族群的需求而設計,沒寫在規格書上的隱藏規格。
有核心技術的團隊,在紅海市場上還是能創造藍海。如果是連BCD製程特性都還沒完全掌握的業者,光靠抄襲電路設計,是沒辦法進入這類特殊市場的。
其實,這也是台灣電子工程教育的一個大問題,BCD製程是類比元件的核心,由Bipolar、CMOS與DMOS組成,台灣的IC工程師大多只熟悉CMOS,對Bipolar則是一知半解,有花心思去深入研究DMOS的,就更屈指可數了。但Bipolar是製造高性能類比元件不可或缺的製程,因為它的線性度非常優異,類比元件的輸入端跟輸出端都得靠Bipolar;至於DMOS,則是MOSFET這類離散元件的核心製程之一。
打造高C/P產品 敏銳商業嗅覺不可少
不過,除了技術實力之外,離散元件終究是個成熟市場,因此業者之間的競爭,除了技術力之外,商業經營的能力也很重要。唐逸鵬認為,有好的技術,搭配對市場跟客戶需求的預估,才能推出恰到好處的高性價比產品,進而讓客戶買單。如果只有好技術,固然能生產出規格優異的產品,但如果成本不符合客戶期待,客戶還是不會買單的。
換言之,在離散元件這個產業,好的團隊要做大,比小的團隊要做大來得容易。市場經營、研究客戶需求跟培養研發團隊,都有一定的規模門檻存在。達爾過去幾年就看到一些擁有潛力技術,但規模不夠的團隊。
達爾藉由購併、投資將這些團隊納入旗下,跨過規模門檻後,讓這些技術得以從實驗室走向量產,並不斷改進,以滿足未來的客戶需求。這對創業團隊跟達爾來說,是雙贏的局面,也是達爾近幾年能快速成長,躋身全球主要離散元件供應商的原因之一。
整體來說,功率離散元件是一個非常分散的市場,僅以二極體來說,達爾的市占率排名在全球前五,其他大廠分別為威世(Vishay)、羅姆(Rohm)、安森美半導體(On Semiconductor)、英飛凌(Infineon)。但排名第一的威世,也僅擁有一成左右的市占率。如果是以整個功率離散元件(包含二極體、MOSFET、IGBT等)來看,英飛凌是全球最大供應商,達爾排名約在十名上下。但就如同二極體市場,排名最高的英飛凌也僅有一成多市占率。這顯示功率離散元件是一個供應商林立,競爭相當激烈的市場。想在這個市場的競爭中脫穎而出,不僅要有紮實的技術,也要有正確的產品定位。
Credo執行長Bill Brennan表示,HiWire AEC讓系統供應商能更快速地邁入400G,並且維持支出與收益的平衡。
新品開發/應用測試/場域驗證 車聯網三大穿雲箭齊發
於DSRC產業,關鍵廠商扮演推動DSRC車聯網應用之重要角色,藉由觀察近一年大廠之動態,可掌握DSRC通訊技術之產業發展態勢與大廠布局方向,以下由產業鏈角度論述。
上游通訊晶片/模組端主攻新品開發
上游通訊晶片/模組端,現時晶片大廠主要以晶片之「新品開發」為主,而以「技術開發」為輔。於晶片新品開發部分,如2018年8月恩智浦(NXP)與日本豐田(Toyota)汽車、美國通用汽車等車廠合作,協助車廠打造搭載DSRC車載設備的汽車;另如2018年6月Qorvo與高通(Qualcomm)合作,提供可同時支援DSRC與C-V2X兩種通訊技術之RF模組,共同開發車聯網晶片模組;又如2019年3月恩智浦發布新型SAF5400晶片,該晶片具備DSRC數據機,且特殊之可擴展架構、新的安全功能與先進的RF組件和軟體自定義無線電(SDR)技術,協助車載/路側設備OEM大廠可以快速部署安全且實現跨區域升級之車聯網環境。
另於技術開發部分,如2019年3月瑞薩電子(Renesas)完成與美國通訊晶片業者IDT的購併,透過整合自身與IDT在車用晶片市場上的技術,加速布局自駕車晶片市場。
中上游業者著重新品/應用發展
中上游車載設備與路側設備端的設備大廠主要以「應用發展」與「新品開發」為主,並以「場域驗證」為輔。於應用發展部分,如2018年6月電裝與日本豐田汽車合作,提供其Crown與Prius兩款車系所需的DSRC車載設備。
另如2018年9月Cohda Wireless設計智慧街燈試驗產品,憑藉DSRC通訊技術,利用車載設備向距離事故車輛最近的智慧街燈發送通知訊息,藉以提高道路用路安全。該智慧街燈的亮度可從20%增至100%,用於提醒駕駛員在臨近的智慧街燈附近存在一輛故障車輛。
於新品開發部分,如2018年1月Commsignia推出ITS-RS4的智慧路側設備和ITS-OB4 DSCR/Cellular V2X的車載設備連接平台,提供客戶靈活的DSRC技術解決方案;另如2019年1月德國大陸集團研發混合式V2X平台解決方案,整合DSRC和C-V2X兩通訊技術之車載設備,藉以提供客戶可依據不同需求彈性配置車載設備。
另於場域驗證部分,2018年1月西門子與Brandmotion、Commsignia合作,在拉斯維加斯市賭城中心大道,進行V2I與V2V之DSRC系統測試。
下游終端汽車端,現時品牌車廠以「應用發展」和「新品開發」為主。於應用發展部分,如2018年5月福斯集團宣示採用DSRC通訊技術用於發展智慧型運輸系統相關應用;另如2018年10月美國本田汽車結合V2X與DSRC技術推出「US 33 Smart Mobility Corridor」計畫,試驗打造智慧路口(Smart Intersection),減少路口交通事故機率。
另於新品開發部分,如2018年4月美國豐田汽車公司公布DSRC開發計畫,將於2021年開始販售搭載V2V技術的車款;另如2018年6月美國通用汽車旗下品牌凱迪拉克(Cadillac)宣布將搭載於CT6房車上的Super Cruise高速公路自動駕駛DSRC技術擴及 Cadillac全車系,並在2020年後導入GM集團其他品牌當中。
新品開發為DSRC產業關鍵動態
綜觀近一年DSRC產業中關鍵廠商之動態,顯見新品開發是整個DSRC產業鏈關鍵廠商的發展重點,包含上游通訊晶片/模組端、中上游車載設備與路側設備端與下游終端汽車端,皆致力於新產品的開發。不同的是,中上游車載設備與路側設備廠商與下游終端汽車廠,除新品開發外,亦聚焦產品之應用發展。
C-V2X放眼應用測試領域
C-V2蜂巢式車聯網通訊,為一種無線通訊技術,專門用於車輛間之通訊,負責在「車與路」與「車與車」之間建立訊息的雙向傳輸,可即時傳輸圖像、語音和數據等訊息。
蜂巢式網路係為現時行動通訊之硬體架構(如4G),而C-V2X既為此架構下之V2X通訊技術,其標準係由國際標準組織「第三代合作夥伴計劃(3rd Generation Partnership Project, 3GPP)」所制定,始於2015年以LTE D2D(Device to Device)近端服務作為基礎,開始進行相關技術需求與標準制定之研究,而整體發展規劃分為三個階段,第一階段聚焦以現時LTE行動網路為基礎之V2X,第二階段則聚焦優化安全為主要之eV2X(enhanced V2X),而最後第三階段則為以5G為基礎之NR-V2X。
於C-V2X產業方面,關鍵廠商扮演推動C-V2X車聯網應用之重要角色,藉由觀察近一年大廠之動態,可掌握C-V2X產業之發展態勢與大廠布局方向,以下由產業鏈角度論述。
上游通訊晶片/模組端,現時晶片大廠主要以晶片之「應用測試」為主,而以「技術開發」、「新品開發」為輔。於晶片應用測試部分,如2018年8月,高通與5G汽車通訊技術聯盟(5G Automotive Association, 5GAA),在歐洲完成首個C-V2X技術測試。
另又如2018年底,高通與啟碁科技共同合作,以高通9150 C-V2X蜂巢式車聯網晶片組所設計之C-V2X模組與mPCle網卡,用於開發車載設備UMV-9150LGA並進行實地測試;又如2019年1月,高通與德國奧迪汽車(Audi)、美國福特汽車(Ford)、義大利杜卡迪(Ducati Corse)機車合作,以高通9150...
專訪Credo執行長Bill Brennan 標準/AEC雙管齊下推動400G
隨著人工智慧(AI)、機器學習(ML)和影片工作負載的不斷擴展,資料中心的頻寬需求引發部署400G的緊迫性。為滿足此需求,Credo積極加速HiWire AEC系列產品的研發與生產。
Credo執行長Bill Brennan表示,HiWire AEC為計畫部署400G的業者提供了新選擇,其具備主動光纜(AOC)的優點,但成本、功耗更低。特色包括高速率、高訊號完整性(低BER)、高性能(低功耗)、高品質/可靠度、高工作溫度、高彈性等。且還可以隨插即用,並提供系統級、線纜內速度轉換方案,實現50G PAM4交換機埠與廣泛使用的25G NRZ伺服器無縫連接。
Brennan進一步說明,此一AEC連接解決方案正廣泛地部署在雲端、服務提供商和企業網路中。HiWire AEC讓系統供應商在尋找資本支出和營運成本之平衡解決方案的同時,亦能更快速地邁入400G。目前該產品已在12.8TB交換機上使用,並實現CLOS資本支出降低50%、功耗降低40%及光埠數量降低75%等目標。
另一方面,Credo也成立HiWire Consortium聯盟,致力於建立和持續開發AEC標準。該標準定義了眾多業界多源協議(Multi-source Agreements, MSAs)的具體建置方法和正式認證過程,將為超大規模資料中心、電信和企業市場提供多源且可靠的隨插即用AEC生態系統。
Brennan指出,HiWire Consortium目標在於引領業界推出隨插即用的AEC、依據現有標準制定HiWire AEC規範、核准認證測試規範等。目前聯盟成員已包括台達電、英特爾(Intel)、是德科技(Keysight)、Innovium等,未來還會尋求更多合作夥伴加入,集結各方資源實現可靠電纜解決方案。
Credo執行長Bill Brennan表示,HiWire AEC讓系統供應商能更快速地邁入400G,並且維持支出與收益的平衡。












