人工智慧(AI)、車聯網、5G等應用相繼興起，且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。為此，晶圓代工、封裝業者除了持續朝先進製程(5奈米、3奈米)邁進外，也開始研發新一代製程技術以突破摩爾定律瓶頸，而Chiplets可實現更小更緊湊的運算系統結構，因此備受矚目，眾多半導體廠已相繼投入，相關產品也紛紛問世。
高效/低成本是Chiplets崛起關鍵
益華(Cadence)產品市場總監孫自君(圖1)表示，人工智慧與5G快速興起，相關應用陸續浮現，成為推動半導體產業未來成長的重要動力。這些應用皆需採用高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。不過，製程微縮技術變得愈來愈困難，例如為了因應各式AI應用，晶片需更高的運算效能，這使得處理器核心數量、所搭配的記憶體容量、I/O數目都急速增加，要整合的元件數量越來越多，即便是使用先進製程，要將晶片尺寸更進一步縮小仍是十分吃力。
孫自君進一步說明，即便成功小型化之後，仍還有許多要素須考量，例如功耗、散熱等。小型化意味著將各種元件整合在一起，進行運算時所產生的熱能要如何有效的散熱是一大關鍵，因為熱會影響元件電性能力；另外，要達到更好的運算效率，也意味著功率損耗愈多。換言之，晶片小型化要兼具效能、體積、低功耗、散熱等多種要素，要在這麼小的空間實現這麼多(或是做更多)的事情，難度很高；若再從IP的角度思考，要將各式各樣的IP(如記憶體IP、微控制器IP、類比線路IP等)整合在一起，接著進行各種組合試算和驗證，同樣也是要花費許多時間。所以，晶片微縮過程可說既精密又複雜，也使得造價變得更加昂貴。
孫自君指出，業者都是追求獲利，而如何降低成本是最基本的考量，隨著晶片微縮變得越來越複雜、成本也越來越高，業者也會開始思考，究竟是不是所有晶片都需要小型化，畢竟不是所有公司都有能力投入，也不是所有應用都需要非常高的運算效能。也因此，IC設計業、晶圓代工、封裝業者轉向發展晶片小型化外的製程技術，Chiplets的概念及方式也因而開始受到關注。
工研院產科國際所分析師楊啟鑫表示，Chiplets屬於業界因為摩爾定律面臨瓶頸所做的技術替代方案，更早則是源於1970年代誕生的多晶片模組。小晶片是指由多個同質、異質等較小的晶片組成大晶片的概念。先進製程成本急速上升，是故以小晶片方式以提高良率及降低晶片成本。小晶片可以減少晶片設計時程，加速晶片Time to market時間。
楊啟鑫補充，電子終端產品朝向高整合趨勢發展，對於高效能晶片的需求持續增加，然而，隨著摩爾定律逐漸趨緩，在持續提升產品性能過程中，如果為了整合新功能晶片模組而增大晶片面積，將提高先進製程大晶片成本和面臨低良率問題。而不同於SoC晶片，將大尺寸的多核心設計分散到較小的小晶片設計更能滿足現今的高效能運算處理器。此彈性的設計方式可以讓晶片功能分散到以不同製程技術生產的個別小晶片中，提升設計靈活性、更好的良率及節省成本優勢。
換言之，讓高效能晶片使用最先進製程製造，其他則使用符合經濟效益的製程製造(如I/O晶片、記憶體晶片)。從原來設計在同一個SoC中的晶片被分拆成許多不同的小晶片分開製造再加以封裝或組裝，故稱此分拆之晶片為小晶片Chiplets。
總結來說，Chiplets有著三大好處。首先，採用7nm、5nm甚至3nm等先進製程設計SoC的成本相當高昂，特別是模擬電路、I/O等愈來愈難以隨著製程技術縮小；而透過Chiplets則可以克服此一挑戰，因Chiplets是將電路分割成獨立的小晶片，並各自強化功能、製程技術及尺寸，最後整合在一起。此外，基於Chiplets還可以使用現有的成熟晶片降低開發和驗證成本。
接著，Chiplets可以滿足規模較小、較具成本考量的產品。如同前面所述，先進製程SoC造價昂貴，對於許多業者而言，其公司規模及產品銷售量並不足以支撐先進製程的成本；因此，Chiplets遂成為一種切實可行且具吸引力的方式。
至於第三個好處便是，與使用先進製程、從頭開發SoC相比，Chiplets可以加快產品上市時間，越快推出產品，這就意味著可以越早占領市場，提高潛在收入與競爭優勢。
孫自君補充，當然，除此之外，Chiplets還有著IP重用(IP Reuse)、靈活設計、低成本訂製等特點。特別是IP Reuse，目前像是藍牙、Wi-Fi都已有成熟、完整的IP，若是要將這些IP也都採用先進製程，就必須重新開IP，將IP換成5nm、3nm，接著再付一次IP授權費，以及再付費給晶圓代工業者，再加上後續的驗證、PCB板測試等，這花費的時間和成本太大；也因此，Chiplets的出現對IP Reuse起了很大的作用。
半導體業加快Chiplets產品腳步
顯而易見，在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下，異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能，Chiplets便趁勢崛起，成為半導體產業熱門話題，IC設計業者、IP供應商、晶圓代工廠等也開始加速產品布局。
英特爾/AMD產品競出
英特爾(Intel)日前所發布的Intel Stratix 10 GX 10M FPGA便是採用Chiplets設計(圖2)，以達到更高的元件密度和容量。該產品是以現有的Intel Stratix 10 FPGA架構及英特爾先進的嵌入式多晶片互連橋接(EMIB)技術為基礎所設計，運用了EMIB技術融合兩個高密度Intel Stratix 10 GX FPGA核心邏輯晶片(每個晶片容量為510萬個邏輯單元)以及相應的I/O單元。
過去，英特爾使用了EMIB技術將I/O和記憶體單元連接到FPGA構造晶片，例如Stratix 10 MX裝置整合了8GB或16GB的EMIB相連的3D堆疊HBM2 SRAM單元，而近期發布的Stratix 10 DX則整合了EMIB相連的P-tile，且具備PCIe 4.0相容能力。
英特爾指出，用來製造Stratix 10 GX 10M FPGA的半導體和封裝技術，不僅是為了製造世界上最大容量的FPGA，更重要的是，這些技術讓英特爾能夠透過整合不同的半導體晶片，包括FPGA、ASIC、eASIC結構化ASIC、I/O單元、3D堆疊記憶體單元和光子元件等，將幾乎任何類型的裝置整合到封裝系統(SiP)中。
至於AMD，其第二代EPYC系列處理器也是使用Chiplets概念(圖3)。該產品在每個SoC上提供多達64個「Zen 2」核心，有別於第一代將Memory與I/O結合成14奈米CPU的Chiplet方式，第二代是把I/O與Memory獨立成一個晶片，並將7奈米CPU切成8個Chiplets進行組合，簡而言之，就是由4個Die的SoC走向9個Die的SoC組合。
而此一設計使得第二代EPYC系列處理器與上一代產品相比，每個核心在伺服器工作負載的每時脈可執行指令(IPC)提升高達23%，L3快取則提升高達4倍；同時還具備更高的I/O數和記憶體頻寬，包括PCIe 4.0。
此外，該產品還擁有更高的領先安全功能，如基於晶片嵌入式安全子系統和安全記憶體加密(Secure Memory Encryption, SME)，以及安全加密虛擬化環境(Secure Encrypted Virtualization, SEV)等先進的安全功能，提供「強化核心」功能，幫助客戶保護最重要的資產和資料。
目前Google已宣布在其內部基礎架構生產資料中心環境中部署了AMD第二代EPYC處理器，並且將在2019年底在Google雲端運算引擎上支援搭載AMD第二代EPYC處理器的全新通用機器；而Twitter也宣布將在其資料中心基礎架構上部署AMD第二代EPYC處理器，TCO將可降低25%。
Arm/台積攜手布局小晶片
另一方面，Arm則是與台積電共同發表業界首款採用台積公司先進的CoWoS封裝解決方案，並獲得矽晶驗證的7奈米小晶片系統，其中內建Arm多核心處理器。
此款概念性驗證的小晶片系統成功地展現在7奈米FinFET製程及4GHz Arm核心的支援下打造高效能運算的系統單晶片(SoC)之關鍵技術。同時也向系統單晶片設計人員演示運作時脈4GHz的晶片內建雙向跨核心網狀互連功能，以及在台積公司CoWoS中介層上的小晶片透過8Gbps速度相互連結的設計方法。
此款小晶片系統建置在CoWoS中介層上由雙個7奈米生產的小晶片組成，每一小晶片包含四個Arm Cortex-A72處理器及一個晶片內建跨核心網狀互連匯流排，小晶片內互連的功耗效益達0.56pJ/bit、頻寬密度為1.6Tb/s/mm2、0.3伏LIPINCON介面速度達8GT/s且頻寬速率為320GB/s。此小晶片系統已於2019年四月生產。
不同於整合系統的每一個元件放在單一裸晶上的傳統系統單晶片，將大尺寸的多核心設計分散到較小的小晶片設計更能完善支持現今的高效能運算處理器。此高效的設計方式可讓各項功能分散到以不同製程技術生產的個別微小裸晶，提供了靈活性、更好的良率以及節省成本的優勢。
不過，小晶片必須能夠透過密集、高速、高頻寬的連結來進行彼此溝通，才能確保最佳的效能水準，為了克服這項挑戰，此小晶片系統採用台積電所開發的Low-voltage-IN-Package-INterCONnect獨特技術，資料傳輸速率達8Gb/s/pin，並且擁有更佳的功耗效益。
台積電技術發展副總經理侯永清表示，該公司的CoWoS先進封裝技術及LIPINCON互連介面能協助客戶將大尺寸的多核心設計分散到較小的小晶片組，以提供更佳的良率與經濟效益。Arm與該公司的合作將可更進一步地滿足客戶設計雲端到邊緣運算的基礎架構所需的高效能系統單晶片。
實現Chiplets系統 設計驗證不可少
不過，要實現Chiplets系統也非輕而易舉，畢竟還是由許多晶片組成，因此在設計上仍會有許多挑戰。益華指出，使基於Chiplets成功的其中一項關鍵是確保中介層和封裝的設計正確，這些中介層將被多個高速訊號、時鐘、數據總線和地址通道填滿，才得以使訊號和電源完整性成為正確運行的必要條件。
為此，Cadence備有Sigrity/Clarity與Voltus工具，可協助設計人員進行系統/板級與IC本體的訊號完整性和電源完整性分析。此一工具包含兼顧電源的提取和分析，這對於緊密相關且基於Chiplets的系統中獲取正確結果十分重要；因為在跨IC、封裝與PCB系統的電源訊號提取和分析系統中，訊號反射、串擾和同步開關噪聲很容易受到中介層電源網路中電源和接地阻抗的影響，而利用Chiplet模組化的優勢早期介入設計並納入考慮將有助於解決潛在問題並減少開發費用與時間。
另外，Cadence也還具有Virtuoso System Design Platform平台，該平台從電性感知布局演進至電性和模擬驅動布局，以確保電路完整性及效能。此一模擬驅動布局可有效解決關鍵電路和先進節點設計上的許多電電磁(EM)和寄生問題，可供系統工程師無縫編輯並分析複雜度高的異構系統，並讓封裝、光電、類比IC和RF IC工程師在單一平台上作業。
總結來說，先進製程由於成本考量，加上非所有應用都須採用微縮、高效能的晶片，因此異質整合變成為新的選擇，而Chiplets便是其中一種概念。聯發科副處長邱寶成(圖4)便指出，將晶片設計適當的切割開來，除了可以有效降低成本之外，其餘效益還包括良率提高、降低功率密度等；同時，隨著AI、5G應用對晶片效能跟I/O數量的需求不停增加，未來也會有更多先進的互連封裝技術出現，使晶片設計人員能有更多選擇。
