SiP

芯科科技(Silicon Labs)宣布針對物聯網開發業者擴展其具備RF效能之低功耗藍牙(Bluetooth Low Energy)產品系列。Silicon Labs專為Bluetooth 5.2提供優異的效能、靈活性及封裝選擇，包括系統單晶片(SoC)、系統級封裝(SiP)、模組和網路輔助處理器(Network Co-Processor, NCP) 等產品，其物聯網解決方案不但擁有良好的效能及先進的安全性特色，並針對電源效率、成本、尺寸和簡易解決方案進行優化。 Silicon Labs透過推出BGM220S擴展其低功耗藍牙產品系列。BGM220S尺寸僅為6x6 mm，為全球較小的藍牙SiP之一。超精小、低成本、延長電池壽命的SiP模組為超小型產品提供完整的藍牙連接能力。BGM220P則為稍大的PCB型號，針對無線效能進行優化，使其具備更佳鏈路預算以覆蓋更大範圍。BGM220S和BGM220P為較早支援藍牙測向功能的藍牙模組之一，可透過單個鈕扣電池提供長達十年的電池壽命。 Silicon Labs物聯網資深副總裁Matt Johnson表示，Silicon Labs的低功耗藍牙產品系列提供具備卓越效能、功率、尺寸和安全性功能的完整無線解決方案。Silicon Labs在廣泛的IoT無線領域市場耕耘多年且備受肯定，包括Mesh、多重協定、專有技術(Proprietary)、Thread、Zigbee和Z-Wave等。該公司專注於無線專業技術，並在低功耗藍牙領域建立領導地位，而安全藍牙5.2 SoC更廣獲市場肯定。甫於1月推出的BG22已被廣泛應用於消費性、醫療和智慧家庭產品中，為該公司帶來具體的高度產品採用率和成長機會。 根據藍牙技術聯盟(Bluetooth SIG)的2020藍牙市場報告，藍牙射頻中成長較快速的仍為Bluetooth LE，年複合成長率(CAGR)達26%。 Silicon Labs提供業界較高效能、較安全的低功耗藍牙SoC和模組。SoC具備高度客製化軟體和RF設計選項，是IoT製造商在滿足IoT產品開發高度靈活性的理想選擇。SiP模組適合需要較小尺寸、預先認證之低功耗藍牙產品製造商，幾乎不需RF設計或工程，而PCB模組具備SiP模組之眾多優點，同時具備成本效益。 Silicon Labs之晶片和模組解決方案並支援多重協定連接，適用於較嚴苛的應用，包括閘道器、集線器和智慧照明。數十年來，Silicon Labs已確立於無線網狀網路的領導地位，並於高效能低功耗藍牙系列導入Secure Vault先進安全功能套件。Secure Vault為目前用於IoT裝置中較先進的硬體和軟體安全保護套件，其使製造商更易於保護其品牌、產品設計和消費者資料。

在摩爾定律越來越難繼續向前推進的情況下，將一顆SoC切割成多顆Chiplet，再藉由先進封裝技術完成整合，以便在晶片面積、生產良率與效能之間取得更好的平衡，已經成為許多高階晶片所採用的做法。諸如英特爾(Intel)、賽靈思(Xilinx)與聯發科，都已經在自家產品線上導入了Chiplet的設計理念，使得Chiplet成為半導體業內一個備受矚目的議題。 英特爾架構日展示技術火力　Chiplet概念運用日廣 日前英特爾在暌違18個月後，再次舉行架構日(Architecture Day)活動，除了一口氣更新其處理器、獨立繪圖晶片與FPGA等產品的發展路線圖外，同時也在先進封裝跟Chiplet上面有許多著墨。 英特爾資深首席工程師Ramune Nagisetty表示，該公司所發明的EMIB跟Foveros技術，已經應用在許多晶片產品上，在此基礎上，英特爾將以繼續縮小封裝的Bump Pitch、提高Bump密度為目標，讓先進封裝得以支援更多I/O。目前EMIB與Foveros的Bump Pitch分別可達55~36微米及50~25微米，未來的目標是要將Bump Pitch縮小到10微米以下。混合接合技術將是實現此一目標的關鍵技術，目前英特爾已經完成該技術的試產。 而為了實現更複雜的封裝，滿足未來Chiplet的需要，英特爾的封裝團隊正在發展Co-EMIB與Omni-Directional Interconnect(ODI)等新的封裝技術。Co-EMIB(圖1)是一種混合了2D封裝與3D封裝的技術，利用EMIB將多個已經完成堆疊封裝的晶片模組串接起來，再安置於同一個基板上，這會使英特爾得以實現更大型、更複雜的多晶片模組整合，而且也讓晶片設計人員可以更自由地將晶片切割成Chiplet，提高設計的靈活性，亦有助於加快產品上市跟提高良率。 圖1　Co-EMIB封裝 ODI(圖2)也是一種有助於提高設計自由度的封裝技術，也可以視為TSV概念的變形運用。TSV是以晶片上的垂直穿孔作為互聯的通道，因此隨著TSV的數量增加，晶片設計人員必須預留更多晶片面積給這些穿孔，其實是相當大的浪費。而且在進行3D堆疊時，面積比較大的晶片一定要在下層，否則整個堆疊的結構容易不穩定。ODI則是反其道而行，藉由在晶片外面的金屬柱來實現晶片與基板的互聯，這不僅可以節省TSV占用的空間，同時也可以實現上大下小的堆疊結構，讓封裝設計者有更多的彈性。 圖2　ODI封裝 此外，因為金屬柱直接與基板互聯，因此基板可以透過金屬柱直接對上層晶片供電，或在基板與晶片間，搭建起頻寬更高的互聯線路，這些優勢都可以讓封裝設計者有更多揮灑創意的空間。 不管是Co-EMIB或ODI，其實都是在為日後Chiplet的整合需求預做準備。隨著先進製程的線寬越來越細，很多晶片已經不適合再使用最先進的製程製造，這已經是不爭的事實，例如記憶體、類比、射頻晶片所使用的電晶體，跟邏輯晶片的電晶體，在結構跟尺寸上就有很大的差異，與其硬要把不同種類的電晶體實作在同一顆晶片上，不如各自用最適合的製程技術分開生產，形成所謂的Chiplet，再藉由先進封裝技術把Chiplet整合在同一個封裝內。 要實現Chiplet，需要有兩根支柱，其一是實現實體互連的各種先進封裝技術，另一個則是Chiplet互聯的介面標準。在介面標準方面，英特爾正在大力推廣先進介面匯流排(AIB)標準(圖3)，希望讓Die與Die之間的介面得以標準化。Nagisetty表示，介面的標準化是非常關鍵的，在幾十年前，英特爾與其他合作夥伴，共同把PC主機板上的各種介面標準化，例如連接記憶體的DDR、連接GPU或其他周邊的PCI/PCIe，才創造出今天的PC生態系統。同樣的，Chiplet要普及，介面標準化的工作也是不可或缺的。 圖3　AIB 1.0與AIB 2.0標準比較 在Chiplet介面標準化方面，英特爾已加入CHIPS聯盟(CHIPS Aliance)，並將AIB標準與聯盟成員分享。此一標準目前已進展到2.0版，並且是完全開放、免權利金的標準，相關說明文件與AIB產生器等工具，都可以在Github上下載。 Chiplet後勢看好　封裝設計面對巨大挑戰 安矽思(Ansys)資深技術經理魏培森(圖4)指出，封裝技術的進步，是Chiplet能從概念轉化成實際產品的關鍵。封裝產業從很多年前就已經發展出多晶片模組封裝(MCM)與系統級封裝(System in Package, SiP)技術，但受限於基板材料特性及PCB製程的線寬/間距(L/S)限制，能在單一封裝中整合的晶片數量較為受限。 圖4　安矽思資深技術經理魏培森 矽基板跟高分子聚合物薄膜這類新材料的應用，以及隨之引入的半導體級線路製程，打破了傳統PCB基板對封裝設計所造成的限制，讓工程師得以在單一封裝內整合更多晶片。也因為後段封裝有了更進步的技術跟材料，讓前段晶片設計者開始思考將SoC設計化整為零，打散成多顆小晶片的可行性，進而形成今日備受業界關注的Chiplet概念。 但對後段封裝設計者來說，Chiplet概念的流行，將會使很多本來應該要由前段承擔的設計整合作業，變成後段封裝設計要承擔。而後段封裝設計者本來就有自己要面對的挑戰，例如採用矽中介層(Interposer)雖可讓連線密度大幅提高，但Interposer是很脆的材料，在晶片運作過程中，如何避免熱漲冷縮所產生的應力損壞Interposer，是封裝設計工程師所需要面對的棘手難題。像InFO這類以高分子材料做為重分布層(RDL)也有不小的挑戰，因為這種材料是軟的，很容易遇到邊緣翹曲這類問題。 簡言之，機械結構與可靠度的問題，是封裝設計工程師所面對的獨特挑戰，對於這方面的設計模擬作業，Ansys提供的解決方案包含Redhawk、Mechanical、Sherlock等結構模擬工具。也因為Ansys在這方面有相對完整的產品線，在封裝設計領域，Ansys的客戶群遍及全球各大OSAT廠與IC設計公司的封裝團隊。 但由於先進製程面對的技術挑戰越來越難以跨越，IC設計走向Chiplet將是必然的結果，因此可以預見的是，從事IC封裝設計的團隊，會遇到越來越多跟電性問題有關的挑戰，例如PI、SI。其實，目前從事先進封裝設計的團隊，就已經得設法處理PI、SI的問題，而隨著先進封裝要承擔更多功能整合的責任，日後封裝團隊要解決的電性問題肯定只增不減。這又帶出另一個問題，如何讓機電(機構+電性)的設計流程能更緊密地銜接起來？ 魏培森觀察，許多封裝設計團隊跟OSAT業者，正在積極發展專屬自己的客製化設計流程，一方面加快封裝設計的速度，另一方面也想藉此跟同業做更大的差異化。這點從Ansys為客戶舉辦的教育訓練課程出席率幾乎都是100%，就能看出端倪。因為封裝設計團隊如果要發展自己的客製化流程，工程師本身一定要是相關模擬工具的Power User，才能利用這些工具建立起自己的客製化流程。 因應Chiplet時代　設計環節不宜各自為政 針對Chiplet的前後段設計整合，益華電腦(Cadence)產品技術處長孫自君(圖5)開門見山地說，每個環節各自為政的時代已經結束了，從最前段的IC設計到中間的封裝設計，乃至PCB層級的系統整，以後一定會朝共同設計(Co-design)的方向發展。但這對電子產業來說，會是一個相當艱鉅的挑戰，因為歷經數十年發展，不同設計環節所使用的工具已經高度特化，同時也形成難以打破的高牆，要讓前後段流程平順地串接，是非常困難的事情。 圖5　益華電腦產品技術處長孫自君 以IC設計為例，EDA工具產出的標準檔案格式是GDSII，這是專門為IC設計的需求而設計的檔案格式，以提供幾何(Geometry)資訊為主，沒有太多跟電性有關的資訊，但IC設計簽核(Sign-off)正好相反，EMC/EMI/PI/SI模擬的目的，就是為了確定晶片設計的電性可滿足設計目標，且量產後實際運作不會出問題。因此，光是在IC設計層面，IC設計跟設計簽核團隊就很難協同工作，因為IC設計在收斂(Constrain)的時候，會希望規則越寬鬆越好，但設計簽核卻是用比較嚴格的角度來看待設計收斂，兩個團隊要合作，其實並不容易。 比較理想的作法是，設計簽核所使用模擬工具，其所產生的結果應該要回傳給設計工具，並動態地調整收斂規則，以便取得最好的設計成果，並提高設計作業的效率。這也就是工具業者常說的設計閉環(Close Loop)。但光是要做到這點，就有不少挑戰存在。 如果把IC設計跟封裝，甚至PCB放在一起，問題就更複雜了，因為IC設計是用GDSII，但PCB設計所使用的檔案格式卻是Gerber，光是檔案格式的轉換作業就是浩大工程。而且跟主要由直線、橫線這類單純幾何元素所構成的GDSII相比，Gerber裡面會有非常多GDSII不會用到的複雜幾何圖形，例如鋸齒線路、菊鏈等設計技巧。 為了推倒前後段各個設計環節之間的高牆，Cadence近年來一直在拓展其工具組合，試圖為電子設計各個環節的工程師提供功能更強大的設計工具。這些由Cadence提供的工具，跟其他同業相比，最大的特性在於可以很輕鬆地彼此銜接，甚至讓不同環節的設計資料可以互相串連，以便讓前後段工程師都能看到彼此對設計的調整，以及這些調整會對設計造成的影響，讓整個設計流程有更高的可視性。 Chiplet將牽動半導體勢力重新分配 對前段晶片設計人員來說，把SoC設計拆散成多顆小晶片，有很多顯而易見的優勢，例如不同的功能電路可以各自用最有成本效益的製程節點來生產、每顆小晶片的設計驗證變得比較單純等。另一方面，因為不同電路功能是個別製造出來的，因此晶片設計者可以把Chiplet看成樂高積木，按照市場對晶片功能的需求，快速兜出產品。因此，曾有業界人士指出，Chiplet不只是半導體製造技術上的變革，同時也會對矽智財(IP)的商業運作模式帶來變化，因為Chiplet會讓IP更容易重複利用。 對於這個觀點，魏培森認為，Chiplet的概念如果大幅普及，將會使許多新創公司找到出頭的機會。眾所周知，大型SoC的設計十分複雜，不僅設計週期長，先進製程的光罩成本也高得嚇人，大多數新創公司是負擔不起的。如果IC設計公司普遍採用Chiplet架構來設計產品，很多專注研發某些特定IP或電路功能的小型設計團隊，將會在與既有IC大廠合作的過程中，找到生存的空間。 孫自君也看好，Chiplet風潮將會為許多利基型的小型晶片設計公司搭起發揮的舞台，理由是利用Chiplet來實現晶片設計的產品開發速度，遠比SoC設計來得快。SoC有高度整合的優勢，但這也意味著每次設計改版，或是導入新的製程技術，所有的設計考量都要重新檢查一遍，這是非常耗時的工作。相較之下，Chiplet是用已經分割好的小晶片組成所需的晶片功能，先天上比較不會有牽一髮而動全身的疑慮，故採用Chiplet整合而成的晶片，在產品開發速度上會比重新開發一顆SoC要快得多。 不過，這並不意味著在Chiplet與SoC的競爭中，Chiplet一定會占盡優勢，因為整合作業也會產生成本，設計也需要時間。如果整合的整體成本過高，Chiplet不見得能在競爭中占得上風。所以，採用Chiplet進行晶片設計，雖然可以在前段省下不少成本，但後段封裝所使用的技術還是要慎選。一般來說，如果基板上的走線線寬大於2微米，PCB會是比較有成本競爭力的選項；若走線線寬小於2微米，就該考慮基於矽晶圓的封裝技術。 另一方面，Chiplet概念的興起，除了影響IC設計產業之外，對OSAT跟晶圓代工廠，也會造成明顯的影響。對OSAT廠來說，Chiplet既是危機也是轉機，因為Chiplet所使用的各種先進封裝技術，有不少會涉及晶圓級製程，因此晶圓代工業者在切入Chiplet市場時，會有許多先天上的優勢，例如晶圓代工廠只需要使用早已折舊攤提完成的舊設備，就可以滿足各種先進封裝的需求，但OSAT廠卻須向前段半導體製程進行新的投資。就成本面來看，OSAT業者跟晶圓代工廠的競爭，並不在同一條起跑線上。 但換個角度來看，封裝市場競爭者眾，很多已經十分成熟的封裝技術，早已沒有差異化的操作空間，只剩赤裸裸的殺價競爭。先進封裝的需求若因Chiplet而火上加油，對於有能力對晶圓及製程做更多投資的一線OSAT大廠來說，未嘗不是個擺脫紅海，創造營收成長的契機。 就晶圓代工產業來說，Chiplet的出現，也為在先進製程競爭中脫隊的代工廠創造出一個可以力拼敗部復活的機會。Chiplet打破了SoC時代，所有功能電路都得用先進製程實現的僵固性，晶片設計者可以為不同的電路功能選擇性價比最高的製程，再透過先進封裝技術來實現功能整合。因此，退出先進製程競賽的晶圓代工廠，可以轉而朝電源管理、I/O甚至射頻(RF) Chiplet發展。一般來說，電源管理只要用0.13微米甚至90奈米，就已經綽綽有餘；I/O跟某些需要支援混合訊號的嵌入式控制器，使用12/22奈米製程也已經非常足夠。 不過，對聯電、格羅方德(Global Foundries)等退出先進製程競賽的晶圓代工廠來說，要靠Chiplet翻身，等在前面的仍是一場硬仗，畢竟台積電在先進封裝上的布局深度與廣度，同樣是晶圓代工業者中的龍頭，且泛台積電體系(台積電、世界先進)的成熟製程，除了報價稍高之外，在良率、穩定度方面，也居於業界領先地位。

定位、無線通訊技術與服務廠商u-blox日前宣布，該公司的Bluetooth5模組已內建於可用來對抗全球COVID-19病毒大流行的穿戴式裝置中。Electronic Precepts公司開發的TDS-50是一款高效的追蹤解決方案，可作為手環或吊墜使用，能把數據直接儲存在裝置上並定期傳送到Web伺服器。此外，透過它具備的社交距離警示功能，如果另一位TDS-50穿戴者在2公尺的距離內停留超過45秒，裝置便會發出視覺和振動警示。從學校、到企業或機場，此裝置在各種環境中都能適用。 為了讓使用者穿戴舒適 ，TDS-50裝置需要精巧的外形尺寸。此外，還須支援超低功耗運作，以及能在長達240小時內提供被動掃描(以偵測社交距離)。因此，採用的無線通訊模組必須能完全滿足這兩個關鍵需求。由於COVID-19危機的迫在眉睫，另一個重要條件是，產品必須能盡快上市 ─ 這意味著，內建的RF元件要能夠快速、簡單地整合到設計中，而且已經通過所有必要的標準認證。 u-blox ANNA-B112便是具備這些必備特性的選擇。這是一款節省空間、高度整合、且已預先通過標準認證的系統級封裝(SiP)模組，尺寸僅6.5mm×6.5mm×1.2mm，並已針對快速開發週期進行了最佳化設計。它採用Nordic的nRF52832晶片級藍牙技術，並內建64MHz Arm Cortex-M4處理核心和512kB嵌入式快閃記憶體，支援1.4Mbit/s數據速率，耗電量低，非常適合於穿戴式應用。 Electronic Precepts執行長Jeff Singer表示，u-blox的ANNA-B112模組可滿足該公司所有的期望，以在很短的時間內推出這款追蹤裝置，並因應所需的嚴格空間和功率限制條件。TDS-50現已出貨超過一萬支，而且需求每天都在增加。同時也預見此產品在學校、企業、主題樂園、以及機場等各種環境中，都有龐大的應用潛力。 u-blox美洲銷售主管Carl Bellanca補充，與Electronic Precepts合作為我們提供了寶貴的機會，突顯出u-blox技術的所有重要特性，對眾多產業而言都是非常具有吸引力的。同時也展現了我們所提供的先進無線解決方案，具備所有必需的處理和數據儲存功能，不僅佔用空間最小，而且耗電量較低。

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞，過去製程微縮是達成每兩年同樣單位面積中，塞入兩倍電晶體最主要的手段，然而製程微縮在近年也碰到物理極限瓶頸的挑戰，如何持續透過技術的演進改善積體電路的效能，成為半導體產業最重要的任務，「先進封裝」成為最近幾年提升晶片效能的重要技術，相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰，晶片或裸晶的整合成為推升半導體效能的另外一個手段，立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合，但目的同樣都是為了提升電晶體的集積度，從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術，到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出，2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%，相較非先進封測技術產值CAGR約2.4%，與整體封測業產值成長率約5%，成長動能相對突出，且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展，未來幾年5G與AI將引領科技應用發展的腳步，而半導體晶片製程走到3~5奈米，終端產品也要微型化與高度整合的晶片協助，須使用晶圓級封裝(Wafer Level Package, WLP)技術，如2.5D/3D IC、扇出型封裝(Fan-out Package)等，因應用領域或晶片類型不同會採用不同的技術，工研院產科國際所產業分析師楊啟鑫表示，主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較，概念接近2.5D IC，且成本可低於TSV 3D IC，因而逐漸受市場青睞。而在市場需求部分，扇出型封裝晶片具備薄型化與低功耗之優勢，故在產品應用上以可攜式裝置為大宗，預計2021年將消耗363萬片12吋晶圓，相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量，已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用，擴大製程基板的使用面積是最重要的手段，以12吋(300mm)晶圓來看，其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%，突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術，投入面板級扇出型封裝若能建立足夠的良率，將可以大幅降低成本，所以面板級扇出型封裝成為封測大廠2020年的發展重點，楊啟鑫指出，面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型，各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低，缺點為若低良率發生時將導致晶片損壞；後晶片的優勢在於可以製作高階晶片，大型且具高密度接腳，缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態，楊啟鑫說明，日月光積極布局扇出型封裝技術，除了自行開發之外，也與英飛凌(Infineon)及DECA的M-Series技術合作及授權，其他系列技術還包括：eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外，全球記憶體封測第一大廠力成，近年積極發展邏輯IC封測，從中低階邏輯IC封測跨入高階面板級扇出型封裝技術，開發各種型態的扇出型封裝技術，符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...

Vicor針對Mil COTS應用發布兩款最新ZVS降壓穩壓器PI3323和PI3325，其支援-55°C至+120°C的更大工作溫度範圍，採用可選錫鉛10x14公釐SiP BGA 封裝。 這些高密度、高效率的降壓穩壓器支援14至42V的輸入電壓範圍以及3.3V和5V的額定輸出電壓，可調範圍分別為2.2至4V、4至6.5V。這些裝置不僅可提供高達22A的穩定工作電流和高達96%的峰值效率，而且還可輕鬆並聯、增強供電。 Vicor PI332x ZVS降壓穩壓器現已開始供貨，採用BGA錫鉛封裝，支持-55°C的工作溫度。

手機/平板/筆電的螢幕尺寸、應用程式等功能快速成長，每人擁有的電子設備與穿戴裝置增加，導致電源需求同步提升，多接孔且充電快速的充電器順勢成為市場熱門的應用之一。同時面對矽材料在能量密度等方面的理論極限，為提升電源的轉換效率與功率密度，氮化鎵(GaN)逐漸成為受到製造商關注的功率半導體應用。投入GaN產品研發的廠商中，部分製造商專攻200V以下的消費電子市場，而GaN快充便是消費電子產品中商品化最為快速的應用。本文將整理GaN在消費性電子市場的應用分析與發展挑戰，探究GaN在消費電子市場的潛能，以及未來應用方向。 GaN快充應用看漲 今年GaN快充應用的熱潮，從1月CES 2020的參展狀況可略知一二。GaN System台灣區業務總經理林志彥(圖1)描述，CES 2020中，約有50-60家的台灣及中國的消費電子配件品牌參展，並推出超過100件採用GaN的產品。納微半導體(Navitas)銷售和市場副總裁Stephen Oliver(圖2)認為，2020年即是GaN在智慧型手機/平板/筆電快充產品的應用快速發展的一年。過去幾年間，從統計數據中可以發現，螢幕與電池的尺寸持續增加(圖3)，同時Oppo、Vivo、聯想(Lenovo)、小米已推出手機搭載65W以上的充電器，代表使用者需要快充滿足逐漸增加的電源需求。除了先前主攻售後市場的AUKEY、Anker、RAVpower及Belkin，其他製造商如聯想、三星(Samsung)、Oppo與小米採用GaN快充作為售後的手機配件，甚至可能將其提升為原廠標配(圖4)。 圖1　GaN Systems台灣區業務總經理林志彥 圖2　納微半導體銷售和市場副總裁Stephen Oliver 圖3　2017-2020年智慧型手機及電池尺寸變化   資料來源：Navitas 圖4　2020年Q2 OEM廠商充電器分布   資料來源：Navitas 除了GaN快充產品在消費端需求顯著，製造商同時看好GaN高效率、低導通損耗、外型小巧且適用於高頻率的材料特性。Yole化合物半導體/新興材料技術與市場分析師Ezgi Dogmus解釋(圖5)，技術上，GaN在系統整合方面有兩大主要趨勢：系統單晶片(SoC)、系統級封裝(SiP)。針對技術平台，有兩種為了GaN部署的半導體基板：採用藍寶石基板的GaN-on-sapphire、使用矽基板的GaN-on-Silicon。兩種技術都發展良好，可望在明年成為熱門應用。整體而言，GaN快充系統的成本、尺寸及效能，將會創造比其他充電產品更大的市占率。 圖5　Yole développement化合物半導體技術與市場分析師Ahmed Ben Slimane(左)、Yole  développement化合物半導體/新興材料技術與市場分析師Ezgi Dogmus(右) 廠商競爭刺激產量 面對新應用如GaN快充，產品成功最重要的關鍵在於開創市場，讓技術被市場接受並且獲利。Stephen Oliver提到，相較於使用矽，採用納微GaNFast功率晶片的充電器，在整合GaNFET/驅動器/邏輯與數位電路的前提下，可以達到充電速度加快三倍，同時體積減少一半，兼顧性能與價格的優勢。例如廠商AUKEY使用GaNFast晶片製造61W的快充，其體積比蘋果充電器小65%。 如果著重觀察消費市場對新技術/產品的接受度，價格便是驅動需求的主因。林志彥舉例，小米已推出的GaN快充電源售價約台幣700元，成為市場高度接受的產品之一。此外，長期而言，小體積的GaN所需材料少於矽充電器，因此若產量提高甚至進入自動化生產階段，價格將更有明顯的競爭優勢。 生產方面，消費電子產品通常由製造商設定價格、效能與外型規格標準，快充也是如此。Yole分析師說明，GaN作為一項新技術，主要的挑戰在於價格與採用率，而這些又都受限於OEM廠商的嚴格要求與市場布局。截至2020年第二季的GaN市場持續波動(圖6)，GaN仍具突破與成長動能。Yole分析師預估，接下來的18個月內，市場會維持相似的浮動狀態，因此國際大廠如三星、華為在產品標配中採用GaN快充的規畫中激烈競爭，蘋果(Apple)可能也會加入戰局，廠商間的競爭將會大力刺激市場銷量，同時導致GaN快充產量上升且價格快速下降。 圖6　功率GaN裝置市場營收趨勢  資料來源：Yole 現階段的GaN快充功率以65W為主流，Stephen Oliver表示，接下來三至五年間，GaN快充的研發必然朝著功率密度更高、充電更快的方向前進，例如聯想預計在今年九至十月左右推出搭載90W電池的手機。新型態的消費者更依賴電子設備提供的工作與娛樂功能，但生活節奏加快、設備的電池容量增加，無法等待漫長時間的來完成充電，因此不斷增長的充電速度即是因應市場需求，Stephen Oliver認為未來功率GaN晶片的市場規模可達10億美元。此外，多接孔的USB-C充電器也會在產業中掀起風潮，滿足現在常見同時持有多個電子設備的消費者的充電需求。 2025年GaN市場上看七億 隨著三星、華為、小米等手機製造商規畫將GaN快充放入標配，Yole分析師觀察到GaN快充高度的市場潛力。GaN已經開始部署在超過45W的快充中，仰賴其小尺寸且高度整合的電源系統，形成高功率密度的應用。接下來三年內趨勢將指向系統單晶片及系統級封裝技術，驅動GaN在消費市場的進展，且GaN充電器的尺寸會持續縮小並伴隨成本下降。 整體而言，Yole分析師預測GaN市場在2025年會超過七億美元，2019~2025年的年均複合成長率(CAGR)則為76%，代表2025年在GaN的整體市場中，將有超過80%的占比來自消費市場(圖7)。林志彥進一步說明，GaN System在市場布局上關注的消費電子、儲能系統、資料中心、工業控制與電動車五大領域中，其中進展最快的即是消費電子市場，能在成本降低次激需求提升的前提下，快速達到量產。2021年下半年，各家廠商高階的手機/筆電型號，極有可能會將GaN充電器/變壓器納入標配規格。 圖7　功率GaN裝置市場規模分析(按應用區分)  資料來源：Yole 除了手機配件，GaN還有其他具有商機的應用場景。Yole分析師表示，GaN的性能表現與外型尺寸帶來優勢可應用在以下幾個領域： ‧ LED驅動器：GaN架構的成本才是受到採用的主因，其裝置GaN有機會用在大於50W的高階、高功率LED驅動器中。 ‧ D類音效功率放大器：國際廠商如EPC、英飛凌、GaN...

觀察這些應用領域需求可發現，若將晶片需求分為小體積、低延遲、低成本、高效能、低功耗等五大需求，對於半導體晶片的功能與規格皆不相同，如穿戴裝置主要著重在小體積、低功耗、低成本等需求，對於效能及延遲性要求相對較低；資料中心則為了因應高速運算的需求，因此較著重在高效能、低延遲的快速反應能力。 資策會MIC產業分析師黃馨 手機/醫材/自駕車　晶片需求大不同 針對上述所提到的五大晶片需求，以下將以手機、智慧醫療器材及自駕車等三個應用領域產品作為舉例，透過這三大應用領域的需求剖析，可發現未來晶片的發展不僅將朝向更多元件的整合，且隨著產業需求的不同，未來晶片將朝向客製化的走向發展。 手機著重RF模組整合 為因應不同通訊階段的頻譜要求，手機內整合的元件也有所不同，特別是在RF射頻模組的整合。RF前端模組主要包含功率放大器(PA)、低雜訊放大器(LNA)、濾波器、開關和被動元件等，讓訊號能夠在不同頻率下進行收發。隨著未來頻段的要求變多，RF模組除了需要有更高的整合度外，未來面對5G毫米波的興起，為了滿足高頻寬、低延遲及大量連線等需求，天線和RF模組必須整合，也因此未來通訊相關模組的元件整合將變得更加多元且大量。 醫療影像器材體積減小/元件增加 以腸胃鏡為例，過去腸胃鏡長度達200公分，對於彎曲的小腸檢視無法輕易達成，且易造成病患不適，膠囊內視鏡應運而生。相較傳統腸胃鏡，膠囊內視鏡大小僅有長2.6公分、寬1.1公分，膠囊內包含微型照相鏡頭、光感測器、影像傳輸器、迷你相機等元件。 未來，生物學家更提出微生物組療法，透過在細胞中植入感測器及記憶體組件方式進行疾病診斷，因此可發現，醫療影像器材體積逐漸減小的同時，整合元件數卻將持續增加。 自駕車整合感測元件/處理器/記憶體 為了賦予自駕車具備感知外界環境的能力，現階段自駕車的發展著重於搭載各種感測器做為感知媒介，包含光達、雷達、相機等。隨著未來自駕車等級的進步，對於自駕車中的電腦系統要求，將從現在的駕駛輔助到未來的完全自動化駕駛，效能要求的遞進不僅使得未來自駕車元件模組增加，同時配合自動化回應的趨勢，感測元件必須將感測內容，快速傳遞至處理器並迅速做出反應，因此感測元件與處理器及記憶體的整合，將成為未來的發展重點。 未來晶片趨向異質整合/客製化  從上述的三大應用領域需求可發現，未來晶片的發展不僅將朝向更多元件的整合，且隨著產業需求的不同，未來晶片將朝向客製化的走向。 隨著市場需求的發展，產品複雜度的提高使得整合元件數目隨之增加，若將處理器元件比作人類大腦，現階段產品需求，主要著重在創造更大容量且更快速運算的大腦。然而隨著通訊需求的提升，未來更重視提升大腦與外界聯繫的速度，以及透過加入眼、耳、口、鼻、手等感測元件進行感知，甚至增加大腦在感知後自動判別並執行反應等功能，因此處理器加上各式元件的做法，將成為未來產品發展趨勢。 終端產品逐漸走向多晶片且客製化的方向前進，晶片製程因為摩爾定律趨緩，開始走向透過封裝方式進行異質晶片的整合。 過去，半導體產業以摩爾定律作為主要依循的準則。根據摩爾定律定義，每隔18個月，積體電路上的電晶體數量將成長一倍，受惠於摩爾定律持續的發展，2018年，整體半導體產值達到4,800億美元的收益。 儘管台積電等晶圓代工龍頭持續挺進5nm、3nm的製程，但仔細觀察近年來摩爾定律節點成本的改變，在14/16nm之後，晶圓生產成本持續變高，摩爾定律將無法達到過去規模經濟的效益。此外，終端需求對於成本、效能、體積以及整合程度的要求日漸提高，在面對成本日益增加、終端產品走向高複雜化的情況下，晶片的整合成為半導體產業界越趨重視的方法。 晶片功能整合方式主要可分為系統單晶片(SoC)以及系統級封裝(SiP)兩種。 SoC整合度與成本皆高 系統單晶片是透過電路設計的方式，將數個功能不同的晶片整合在同一個晶片上，這樣的晶片整合程度相當高，效能表現也很好。然而由於SoC的功能整合僅限於使用同一製程技術的晶片，對於整合元件中，因考量製程成本而採用較低階製程的感測元件或MEMS等功能元件，將無法與採用先進製程的處理器、記憶體進行SoC晶片整合。 此外，SoC的開發成本卻也相當高，如台積電7nm的系統單晶片開發成本已接近3億美元，未來進入5nm世代後，更上看5億美元，也因此SoC主要用於生產量大且生命周期較長的產品，目前全球能夠投入先進製程的IC設計業者，也只剩下少數龍頭與系統大廠。 SiP異質整合超越摩爾定律 為因應SoC所面臨的製程瓶頸及開發成本過高的挑戰，系統級封裝的概念開始被半導體業界廣泛採用，更被定義為是超越摩爾定律的重要方式。SiP突破SoC的整合限制，將數個功能不同、製程不同、來源不同的晶片，透過封裝整合在同一個基板上，成為一個具備多元功能的晶片，這類的整合概念就是現在所指的「異質整合」。 隨著近年來系統級封裝技術的演進，晶片堆疊封裝使得晶片面積有效縮小，開發成本也較SoC來得低，晶片整合上更具彈性，也因此近期被廣泛應用在上市時間較短的消費性電子產品上。 3D封裝提升晶片傳輸速度/效能 異質整合的晶片模組發展越趨複雜且多樣化，技術難度也越來越高。從傳統的2D平面封裝逐漸朝2.5D封裝邁進，2.5D的封裝方式是讓晶片並排，並採用中介層(Interposer)和重分部層(Redistribution Layer, RDL)的設計進行晶片整合，透過晶片與基板間的中介層連接，大幅提高封裝接腳的訊號密度，提高傳輸速度及效能。 近年來，將多晶片垂直堆疊的3D封裝更逐漸成為業界發展重點，透過晶片間矽穿孔(Through-Silicon Via, TSV)的互聯技術傳遞訊號，TSV的串接使得晶片間的距離更短，晶片傳輸速度更快、效能更佳，整體的晶片整合度也更好，目前最廣泛的應用在多顆高頻記憶體與處理器的堆疊上。 隨著製程難度的提高，異質整合面對的挑戰也將趨於複雜。首先，異質整合使得晶片在同樣面積下，堆疊多個晶片形成多層3D架構，當晶片堆疊的緊密程度提高，晶片間散熱面積也將隨之減少。此外，晶片距離的縮短及單一晶片中越來越多的運算單元，將使電磁干擾的問題越趨嚴重，異質晶片整合度也將面臨巨大挑戰。 過去半導體產業鏈各自分工，現今隨著製程發展，面對日益增加的異質整合技術挑戰，未來半導體上中下游的價值鏈將須緊密合作，以通力解決異質整合問題(圖1)。 圖1　異質整合挑戰與半導體產業鏈關係改變 異質整合的立體堆疊架構下，多維度雜訊將比過往的訊號干擾更加難以處理，因此除了EDA廠商須提供IC設計廠更多樣化的模擬工具進行多類型訊號模擬外，在產品設計之初，整體產業鏈也需有更多的上下游溝通，包含訊號完整度、電源完整度等技術，未來皆需以產業鏈偕同模擬的方式進行。 與此同時，多層的3D架構使晶片散熱面積減少，不只須仰賴材料及設備廠提供更多創新的材料來克服發熱問題，產業鏈也需透過熱模擬的方式，找出功耗較低、散熱效能較高的晶片及導熱效果較佳的封裝架構。 產業鏈緊密串連必不可缺 異質整合晶片來源、製程的不同，使得整合難度上升，晶片必須透過系統級的完整分析及3D模擬，避免系統分割時區塊不夠精確的問題。另外，晶片的厚薄與晶片的精準堆疊也是異質整合相當關鍵的成功要素，也因此，未來上下游協同設計將成為產業發展的趨勢。 面臨異質整合的技術挑戰，未來半導體產業鏈關係將需要透過更緊密地協同設計、協同模擬等方式進行合作。 然而由於看好異質整合的發展效益，產業鏈中的IC製造廠及EMS廠紛紛依循自身優勢投入IC封測產業，面對這樣的產業鏈分工重組，未來IC封測廠將會有部分產品及技術與IC製造廠或是EMS廠重疊的情形，因此產業鏈競合關係將有所改變，面對封測業務市佔將被瓜分的IC封測廠而言，在未來垂直應用領域的客製化市場中找尋快速商用化的模式將是IC封測廠未來的利基。 (本文作者為資策會MIC產業分析師)  

Skyworks與思寬(Sequans)聯手於2020年美國消費性電子展(CES 2020)上展示新品SKY66430-11，整合多頻段及多晶片系統級封裝(SiP)，提供RFEE、收發器等多裝置寬頻率範圍執行的同時，亦為5G大規模物聯網(Massive IoT)市場發展帶來嶄新氣象。 Skyworks宣布將加速5G大規模物聯網應用的採用。 Skyworks市場營銷副總裁John O'Neill表示，隨著5G的出現，相較分散式架構，採用Skyworks營運商認證解決方案的物聯網裝置能更快推向市場，且更具成本效益。 Skyworks的LTE多頻段無線電的無線射頻前端(RFFE)SKY66430-11多合一裝置經認證，整合多頻段及多晶片系統級封裝(SiP)，可實現蜂巢式LTE-M/NB-IoT(頻分雙工FDD)體系結構。其前端部分包含Rx低通濾波器、含偏壓控制器的寬頻PA、Tx低通諧波濾波器及天線開關；於接收部分，低通濾波器則將必要的部分整合至SiP中，並阻隔干擾源，比起傳統LTE接收器有更低的插入損失及噪音係數；在發射部分，負載線針對高效而最佳化，整合LPF以抑制PA及收發器的諧波，同時降低最大損耗，進而最佳化發射電流損耗，頻外發射的設計使其與3GPP相容。此外，該產品整合Sequans MONARCH SQN3330晶片，使LTE多頻段無線電的無線射頻前端、收發器、電源管理、記憶體和基頻數據機，得以於700至2200 MHz頻率範圍運作。 由於蜂巢式連接能提供遠距監控，控制或管理所需的安全、實時裝置至雲端連接的能力，因此眼下物聯網製造商正加緊腳步開發。此類低功耗廣域網路(LPWAN)功能適合被廣泛採用於消費性產品，如智慧手表、可穿戴裝置和追蹤器，以及工業和基礎設施應用，如天然氣、水/電表、機器監控、工廠自動化、供應鏈及物流監督等。 物聯網應用需求不斷提升，根據近期5G Americas與推出的5G白皮書指出，蜂巢式物聯網正成為廣域物聯網應用的首選技術；同時愛立信(Ericssion)2019年移動性報告中亦表示，蜂巢式連接的IoT裝置預計將從2018年的10億台成長至2024年的41億台，複合年成長率為27%。其中LTE-M/NB-IoT(大規模物聯網)預計將占其中的45%，遠高於2018的數量。預計本次Skyworks與Sequans的技術合作，將使大規模物聯網的布建加速，連帶提高5G應用。

意法半導體(ST)推出STPMIC1電源管理晶片(Power-Management IC, PMIC)，其整合四個DC/DC降壓轉換器、一個DC/DC升壓轉換器和六個低壓降穩壓器(Low-Dropout Regulator, LDO)，可滿足應用處理器之高整合系統的複雜功率需求。 Octavo Systems策略副總裁Greg Sheridan表示，STPMIC1是OSD32MP1x系列系統級封裝元件的理想電源管理解决方案，只有一個輸入和14個輸出軌(包括5V升壓電壓)，可滿足STM32MP1微處理器的全部電源需求，同時還有多個輸出可以爲系統的其餘元件供電。該公司SiP能夠採用18mm×18mm的小尺寸封裝，並彈性地為各種應用供電。 該晶片是意法半導體STM32MP1異構多核微處理器的最佳配套PMIC。STM32MP1整合了單核心和或雙核心Arm Cortex-A7處理器和Cortex-M4內核心、可選3D圖形處理單元，以及豐富的數位和類比外部周邊，適用於各種應用領域。 相較使用離散元件設計相同數量的電源軌，STPMIC1不僅能節省電路板空間和物料清單成本，而且還能提供電源軌監控和保護功能，處理上電/掉電順序，並滿足ST32MP1的電壓精度和建立時間要求。 意法半導體授權合作夥伴Octavo Systems利用STM32MP1和STPMIC1開發出了OSD32MP1x系列微處理器系統級封裝(SiP)元件。相較採用離散元件之等效系統，該解决方案佔板面積减少高達64%，同時還解决了上電掉電順序等電源設計難題。 除爲微處理器單元(Microprocessor Unit, MPU)和外部系統元件供電之外，STPMIC1還提供一個DDR內存參考電壓電源、一個500mA USB OTG功率開關和一個通用功率開關。MPU可以透過I²C介面和其它腳位管理PMIC。 電源管理IC的四個降壓轉換器旨在確保電源瞬態響應快速，輸出電壓控制精準，以應對各種運作條件。在低負載時，脉衝頻率調變模式可提升電源效能；在正常運作時，脈衝寬度調變(Pulse-Width Modulation, PWM)同步可最大程度地降低電磁干擾(Electro-Magnetic Interference, EMI)。 升壓轉換器具有旁路模式功能，最多可以爲兩個USB連接埠供電，在使用電池或低成本5V AC/DC變壓器時，確保電壓調整平順。 在六個LDO穩壓電源通道中，有一個通道提供DDR3內存介面的終端電阻供電，其旁路模式還可為低功耗DDR供電。另一個通道則提供了自動電源檢測功能，可以爲USB PHY晶片供電，其餘四個LDO則是通用穩壓電源。 爲簡化STPMIC1原型開發，意法半導體還推出STPMIC1的評估板STEVAL-PMIC1K1，簡單易上手，可用於啟動電源管理IC功能的按鈕和數位I/O，以及連接穩壓器和功率開關的排針。評估板還包括一個USB加密盤，用於配置晶片的寄存器。

貿澤電子開始供應Microchip Technology的SAM R30 Sub-GHz模組。SAM R30結合超低功耗微控制器和Sub-GHZ無線電，封裝尺寸僅有12.7×11mm，為業界尺寸最小巧的IEEE 802.15.4相容模組，能為空間受限的設計提供長時間的電池壽命，使用於像是家庭自動化、智慧城市和工業等應用的無線連網感測器和控制器。 貿澤電子所供應的Microchip SAM R30模組採用Microchip SAMR30E18A系統封裝(SiP)，搭載32位元Arm Cortex-M0+核心，內建最高256KB快閃記憶體和40KB RAM。此模組專門用於全球像是780 Hz (中國)、868MHz(歐洲)和915MHz(北美洲)等未授權的Sub-1 GHz頻帶，接收(RX)靈敏度最高-105dBm，發射(TX)輸出功率最高+8.7dBm。 相較於使用2.4GHz頻帶供電的類似裝置，此模組提供兩倍的連線範圍，而且穿越牆壁和地板的通訊能力更為優異。SAM R30模組具備超低功率的睡眠模式，耗電量不到800nA，很適合需要長電池使用時間的物聯網(IoT)感測器應用。此外，開發人員還可利用Microchip MiWi通訊協定堆疊實作專有的點對點、星狀或自行修復型網狀網路。 貿澤也將供應SAM R30M Xplained Pro評估套件，套件包含內建嵌入式偵錯工具、QTouch按鈕、兩個Xplained Pro擴充插頭，和嵌入式電流測量電路。此電路板同時具備晶片天線和可外接天線的SMA連接器、數位溫度感測器和USB-UART/I2C轉換器。此電路板由Atmel Studio整合開發平台提供支援，後者提供預先定義的應用範例。 上述模組和評估套件皆已通過美國聯邦通信委員會(FCC)、加拿大工業部(IC)和無線電設備指令(RED)認證，能讓設計人員專心加快上市時間，而不用擔心射頻測試認證的成本。