所有實例中的資料通道都不是理想通道，它們受到不斷變動的品質等級影響，導致接收到的數據產生錯誤。4G/5G無線、DOCSIS有線，以及微波回程等這類典型通道皆不是理想通道，因此系統工程師在設計這些系統時，必須達到位元錯誤率(BER)等多種指標評估的預先定義效能標準。
運用可靠的前向錯誤修正(FEC)演算法，如低密度奇偶檢查(LDPC)和渦輪SD-FEC，有助於系統設計師設計出接近通道向農容量(Shannon Capacity)的高階通訊系統。但執行這類SD-FEC編碼演算法並不容易，常常需要具備專業的領域知識。FPGA常用於執行SD-FEC演算法，因為FPGA的高效能可編程邏輯、記憶體、DSP、I/O和SerDes非常適用於滿足大量可變精度算數運算和高記憶體頻寬的需求。然而，為了支援數十億位元資料速率而進一步提高系統要求時，效能、功耗與成本，便成為重要的設計因素，而且軟建置(Soft Implementation)與整合解決方案相比，可能效能欠佳。
若要在FPGA可編程邏輯上建置SD-FEC演算法，不僅會擁有強大的運算力，還需要大量的資源。也因此，有晶片商在FPGA之中導入整合型SD-FEC IP，保持FPGA的靈活性與可編程性，使其能達成以下效能：
．緩解效能與傳輸率瓶頸，約3Gbps峰值LDPC解碼傳輸率。
．大量減少資源占用，每個SD-FEC實例節省約10萬LUT。
．顯著降低功耗，採用整合解決方案降低80%的耗電。
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FPGA朝軟決策FEC和反覆解碼演進
FEC的需求能劃分為多個不同類別，包含語音、視訊會議、重播視訊和非即時資料(表1)。以LTE為例，針對資料與語音服務部署4G/LTE固定無線寬頻時，服務品質(QoS)是網路規畫與設計的重點。
長期以來，雖已成功使用串接里德-所羅門(RS)編碼和卷積編碼搭配Viterbi解碼，但採用軟決策解碼能使該方案進一步提升效率，因為它提高約3dB的編碼增益。3dB編碼增益代表在同樣效能下，訊號在通道內的傳輸距離倍增。
然而，隨著朝多級QAM(能支援DOCSIS3.1高達4096-QAM)等這類更複雜調變方案演進，該類系統提供的位元能量雜訊比(Eb/No)內之有效BER也在增加。因此，已解調的位元更容易受到通道劣化的影響。採用功能更強的SD-FEC方案，才能讓這些系統滿足它們需要的效能需求。
為了滿足表1中各種QoS要求(語音、資料、視訊等)的原生BER需求，反覆解碼方案的使用越來越廣泛。與卷積代碼使用的Viterbi解碼相比，Turbo和LDPC代碼屬於反覆運算代碼，且通常需要每位元進行更多運算以獲得最佳效能，他們能讓系統接近理論上的向農極限(Shannon Limit)。這兩種編碼方案已接近成熟並被眾多應用採用，且在4G/5G無線和DOCSIS 3.1中被認為是確實可行的。
導入SD-FEC模組 FPGA處理效能再升級
為覆蓋多種類型的應用，半導體商在FPGA中導入整合型SD-FEC模組，例如賽靈思旗下的Zynq UltraScale+ RFSoC元件。在整合到包含Arm®Cortex-A53處理器的SoC架構中時，SD-FEC模組可配備或不配備數十億次採樣的RF資料轉換器。這些元件提供了一個功能豐富的平台，包括DSP、通用處理器(GPP)、可編程邏輯和已最佳化的RF訊號處理塊(如DUC和DDC)。
5G新無線電無線基頻系統等這類需要較高資料傳輸率、較低延遲及提高編碼效能的系統，在採用可編程邏輯的解決方案中，需要使用更多的一般可編程邏輯資源來執行所需的SD-FEC需求。LUT、記憶體和布線等資源的占用增加，加上設計速度加快，將導致功耗增加，最終導致解決方案成本的增加。若在單個元件內提供八個SD-FEC整合模組，就能在單個Zynq UltraScale+ RFSoC內達到整個系統的傳輸率。
此外，SD-FEC支援的Zynq UltraScale+RFSoC在結合高速RF資料轉換器後，能為有線/DOCSIS 3.1遠端PHY等應用提供高度靈活的解決方案，提供在單個元件中創建全雙工解決方案的機會；且以SD-FEC為例，整合該IP模組能帶來下列優勢：
．減少可編程邏輯資源占用。
．節省功耗。
．縮短開發時程，包含預先驗證IP功能與時序、由軟體和工具提供支援的流程。
．與軟建置相比預計能達到更高的效能，實現低延遲、高傳輸率。
．可配置性帶來高靈活性。
以上這些優勢綜合起來能獲得較低成本的解決方案，同時還能支援更多其它應用，例如4G/5G無線(基頻和回程)，在Wi-Fi和5G新無線電的LTE和LDPC中使用的渦輪代碼；有線存取，在DOCSIS 3.1遠端PHY中使用的LDPC代碼；以及微波鏈路等。
SD-FEC IP具有三種工作模式
整合型SD-FEC IP的高階視角圖請參閱圖2。SD-FEC模組有三種工作模式，但每次只能啟用其中一種：
．LDPC編碼
．LDPC碼
．渦輪解碼(LTE)
選擇此三種模式是因為底層演算法已發展成熟，設計人員在權衡屬性和設計執行取捨方面都能得心應手。
多種客戶規格的類循環(QC)代碼都支援LDPC編解碼。雖然SD-FEC是一種整合型IP，但SD-FEC模組具備高度可配置性，其參數記憶體內能儲存高達128個代碼，而且可逐塊選擇代碼，而且添加客製代碼的能力也使得模組具備高度靈活性。SD-FEC是一種具備反覆解碼能力的軟決策解碼器，能夠提前終止並節省功耗。至於渦輪解碼支援4G LTE-Advanced和LTE-Pro的應用，與LDPC解碼器類似，能提前終止支援反覆解碼。傳輸率隨不同代碼和應用而變化，如5G新無線電使用DOCSIS 3.1。
SD-FEC傳輸率符合5G需求
SD-FEC的峰值傳輸率為：
．6次反覆運算約1.8Gbps渦輪解碼速度
．8次反覆運算約3.0Gbps LDPC解碼速度
．約20.0Gbps LDPC編碼速度
使用SD-FEC能達到的最大傳輸率取決於運行在667MHz FMAX下時所選擇的代碼、代碼速率和解碼器反覆數量。表2展示了支援的峰值系統組態，同時也支援這些配置的子集合，如四個LDPC解碼器配四個LDPC編碼器。因此，Zynq UltraScale+ RFSoC適用於5G無線應用，且能提供完整的平台解決方案，請參閱圖3。
該系列為無線回程提供了同時整合RF-ADC/DAC和SD-FEC模組的元件。此外，對於遠端無線電頭端(RRH)設備來說，配備RF-ADC/DAC但無SD-FEC功能的元件就能滿足客戶需求。最後，基頻單元(BBU)內沒有類比需求，但是在第一層(Layer 1, L1)有較多的編解碼要求。
為此，半導體業者如賽靈思，便於旗下的Zynq UltraScale+系列產品當中，提供純SD-SEC元件，即未整合資料轉換器的元件。該元件專門用於滿足5G無線系統內基頻單元的處理需求，尤其該解決方案具有可擴展性，能支援單元件在L1內提供LDPC編碼和LDPC解碼所需的總體系統傳輸率。
降低占用資源 SD-FEC支援更多模式
為瞭解整合型SD-FEC能為4G/5G無線基頻單元解決方案所帶來的價值，需依據實例評定SD-FEC的優勢。眾所周知，當在可編程邏輯內將LDPC或渦輪解碼器，以軟IP模組的形式執行時，需要占用大量資源。因此若要落實SD-FEC解決方案，資源占用就會提升。雖然編碼器資源占用略少，但仍算可觀。請參閱表2。
SD-FEC以單個整合IP模組支援上述所有模式，這意味著直接與上述比較並不能全面反映情況。因此將所有SD-FEC模式與同類軟建置對比後，就能真實地呈現顯著的資源節省。這些模組中的單個實例或許看起來沒有占用太多資源，但對大部分系統來說，尤其是4G/5G基頻L1應用方面，滿足系統傳輸率需求的唯一途徑，就是運用這些渦輪解碼器以及LDPC編解碼器的多個實例。多個實例的實體會使用大量的可編程邏輯資源，但是使用整合解決方案就能釋放這些資源，並將它們提供給L1或L2處理使用。
因此，使用多個PCB為5G前系統和/或5G系統建構完整L1系統的情況並不少見，尤其是在需要多張承載卡的情況，例如在執行所有FEC編解碼功能時，須要使用多個FPGA，因此一個承載卡則需使用一個PCB，請參閱圖4。
然而，若使用Zynq UltraScale+ RFSoC並結合八個整合型SD-FEC模組，就能大幅度節省所需的資源數量，最終減少完成全部FEC處理所需的元件總數。在某些情況下，還能減少執行完整解決方案所用的PCB數量，並縮小解決方案的系統體積及降低部署成本。
節省功耗為FPGA重要設計要素
在如今大多數應用裡，功耗和散熱均屬於重大考量因素，需要從專案之初就開始設計；若FPGA整合RF資料轉換器和多個SD-FEC模組，可有效節省功耗。在5G基頻實例中，在傳輸率方面，將「軟IP」和「SD-FEC模組」做比較。例如，若某設計要求最大2Gbps傳輸率的LDPC解碼，可將它建構在規模與Zynq UltraScale+ RFSoC中ZU21DR類似的非RFSoC元件上，即約有100萬個系統邏輯單元(42.5萬LUT)。此時需要使用兩個運行速度約300MHz的LDPC解碼器，占用12萬個LUT，相當於可編程邏輯資源的28%。此時僅FEC部分動態功耗就達6.3W。
若使用1個SD-FEC模組，能在不占用可編程邏輯的情況下，在ZU21DR元件上達到同樣的2Gbps傳輸率，動態功耗大幅下降至約1.2W，功耗降低約80%。
本例是一個簡單實例，僅比較了執行軟LDPC解碼設計與整合型SD-FEC模組。不過正如前文所述，這並非是一個等量級對比，因為SD-FEC能在單模組裡支援更多模式，但出於說明的目的，因此該實例存在對比的意義。
整合型SD-FEC縮短開發時程
整合型SD-FEC模組在元件內以ASIC的形式執行功能。這種做法在原理上具有更高的面積效率和功耗效率，但也需要SD-FEC經過預先驗證。模組內提供有保證且符合標準的功能與時序，故無需模組級驗證或時序收斂，減少了研發工作有助於加快落實FEC應用的速度，並簡化總體設計，因此用戶就能符合上市時間(TTM)排程。
相較於軟建置 SD-FEC明顯改善效能
因為SD-FEC模組是類ASIC解決方案，與在FPGA可編程邏輯裡執行的軟IP核心設計相比，有助於提高模組的FMAX。SD-FEC核心時脈在各元件速度等級下，都能以667MHz頻率運行。單個SD-FEC模組的總傳輸率與模組運行的速度成正比，與軟建置(難以達到如此高的時脈速率)相比，可以達到更高、更可預測的傳輸率。取決於元件速度等級，大部分的軟建置都能達到300~400MHz的FMAX。就算使用速度等級最低的元件，FMAX為667MHz的SD-FEC也能提供相當於軟建置2倍的效能。
SD-FEC可配置性帶來高靈活性
SD-FEC整合模組具備高度可配置性，能進行渦輪解碼、LDPC編碼或LDPC解碼。以LDPC編解碼為例，預設編碼能支援5G新無線電、DOCSIS 3.1和Wi-Fi，也可為客製LPDC編碼程式來編程SD-FEC模組。
編碼可配置性提供靈活性極高的解決方案，有助於讓SD-FEC比ASIC解決方案在更早階段支援新興解決方案，因為後者需要等待標準成型。這種可配置能力在最終標準成型前，能完成原型建構和產出解決方案。
通過增強可編程邏輯的靈活性，在饋送至解碼器前進行預處理資料，同時在可編程邏輯內執行用於動態編碼配置的SD-FEC控制器，SD-FEC模組自身的可配置性也得到進一步提升。鑒於現行3GPP標準修訂版中定義的大量LDPC代碼，這種可配置性的提升替5G新無線電帶來顯著優勢。
SD-FEC降低解決方案成本
對所有專案而言，成本永遠是考慮因素。盡可能降低總成本的壓力始終存在，而整合RF資料轉換器能降低對PCB上離散資料轉換器的需求和對JESD的要求，因此大幅度減少了用於部署的最終PCB上所需的元件數量。
本文前述提及的5G基頻實例充分說明了整合型SD-FEC模組帶來的FPGA資源占用和研發工作量的顯著下降。此外，這類整合還降低了使用多個FPGA來執行L1基頻FEC演算法的需求；在某些應用裡，它還能減少額外PCB的需求，進而簡化系統設計，同時降低解決方案的總成本，而這些應用的開發工作量下降、上市時程加快，也能進一步降低專案的總成本。
SD-FEC於無線/有線應用皆具優勢
SD-FEC在無線及有線的應用中，對通訊領域的多種應用具有巨大優勢。在本文「SD-FEC的實際實例(5G無線)」部分，已介紹SD-FEC如何節省資源並減少組件數量。對於單獨執行FEC演算法而言，這些資源節省能帶來顯著的功耗下降，甚至能在系統層面節省更多功耗，因為在系統層面需要使用多個SD-FEC模組來構成完整的解決方案，才能滿足高傳輸率需求。
類ASIC的SD-FEC模組屬於預先驗證模組，且與軟建置相比能達到更高傳輸率、更低延遲及更低功耗。由於能支援LTE和LTE-A應用使用的渦輪解碼，該模組為4G和前5G系統提供了低功耗解決方案。鑒於LDPC可同時支援編解碼，因此它可以支援無線市場上的5G基頻和回程平台等應用。除了賽靈思旗下Zynq UltraScale+ RFSoC(ZU28DR)系列中的RF-ADC/DAC之外，SD-FEC也為DOCSIS 3.1標準裡的遠端PHY提供了有吸引力的解決方案。
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