SOC

意法半導體(ST)推出其最新Bluetooth LE系統晶片(SoC) BlueNRG-LP，該晶片充分利用了最新藍牙規範的延長通訊距離、提升傳輸量、加強安全性、節省電能等新特性。優化的超低功耗射頻模組在接收模式下作業電流僅為3.4mA，發射模式電流僅4.3mA，睡眠模式功耗低於500nA，可以將大多數應用所需電池容量減少一半，延長電池續航時間。 意法半導體的第三代Bluetooth系統晶片BlueNRG-LP是第一個支援同時連接多達128個節點的Bluetooth LE 5.2認證系統晶片，可以讓使用者無縫、低延遲監控大量的與設備連線，例如，透過時尚直觀的手機應用程式控制各種設備。 最高可設為+8dBm的射頻輸出功率，配合高達-104dBm的接收靈敏度，現在BlueNRG-LP 射頻系統晶片讓beacon、智慧燈具、遊戲機、大樓自動化、工業製造和追蹤應用本身就可以覆蓋更大的通訊範圍，如果從資源豐富的BlueNRG軟硬體生態系統中選擇正式認證的Bluetooth LE Mesh軟體解決方案，無縫添加到系統中，通訊距離可以無限延長。 此外，BlueNRG-LP支援藍牙遠端模式，採用前向糾錯(Forward Error Connection，FEC)編碼實體層(Code PHY)將無線通訊距離延長到數百公尺，並提升了連線的可靠性；採用GATT(通用屬性)緩存技術快速有效地與裝置連線。 BlueNRG-LP 預裝意法半導體之通過Core Specification 5.2認證並與其超低功耗架構精確配對的第三代低功耗藍牙協定堆疊，該協定堆疊提供可免費使用之獨立於編譯器的可程式庫，得到多個整合式開發環境(IDE)的支援，具有少量程式碼、模組化、低延遲、互作和終生無線升級的優勢，支援更長的廣播和掃描資料包、高工作週期的無連接廣播、更長的資料包長度和2Mbit/s傳輸量等藍牙功能。

在藍牙傳播中，低功耗藍牙已可保護大量的連接設備插座(Socket)。而在無線設計中選擇低功耗藍牙的最關鍵原因之一，是其無處不在，且大多數IoT終端節點都由電池供電，因此較長的電池壽命就顯得極為珍貴。 儘管聽起來方向似乎很明確，但是選擇低功耗藍牙裝置首先要評估其設備文檔。例如，考量無線SoC的接收或發送模式中的運作電流。許多低功耗藍牙SoC文檔顯示的的電流消耗為數毫安培。如芯科科技(Silicon Labs)的EFR32BG22 SoC在0dBm時的無線電接收電流為2.6mA，發射電流為3.5mA，而這些數字僅與SoC RF收發器有關。在SoC等級，這些電流則稍高一些，分別為3.6mA和4.1mA。一個常見的錯誤是僅依靠SoC電流消耗的射頻數位(Radio Number)來判斷。設備文檔的首頁通常必須透過對資料手冊的全面分析來驗證。 另一個範例是以每兆赫微安培為報告單位的CPU功耗。在密集運算應用的情況下，此數位資料可能成為決定性的選擇標準，且通常是CPU在最高頻率時的最佳情況下才可取得。換句話說，當SoC CPU的工作頻率與製造商產品資料手冊中指定的頻率不同時，可證明資料表中顯示的數值可能非常不準確。 第三個例子是深度睡眠電流，這對於電池供電的終端產品相當重要。該數字通常在數百奈安培至幾微安培之間。而更重要的是須確保深度睡眠電流的數字與保留的RAM大小維持相關，並且包含即時時脈(RTC)電流的消耗。RTC與精準的睡眠時脈源結合在一起，是為了維持低功耗藍牙正常工作所需的時序。在上述SoC的案例下，資料手冊的首頁提到了EM2模式下的深度睡眠電流為1.40μA，保留了32KB RAM，以及RTC從低頻晶體振盪器(LXCO)開始運作下，有關EM2模式的情況。資料手冊的電流消耗部分則提供了更多資訊。因此，資料手冊中的功率數位缺乏標準化可能會造成錯誤的比較，最終導致選擇錯誤的元件。 依應用需求彈性選擇SoC 評估低功耗藍牙SoC時考慮應用需求很重要。大多數供應商都試圖以負責任的態度來展示他們的數據，但是設備在多種不同應用場景中提供的數據不可能適合所有案例，說明了終端應用知識的高度重要性。 選擇低功耗藍牙SoC時，工作電流和睡眠電流是關鍵的指標。必須將這些電流數據帶入與應用環境緊密匹配的模型中，以產生對平均功耗的合理評估。此類模型通常包括開/關工作週期，並且能認知低工作週期會選擇具有最低深度睡眠電流的SoC，而高工作週期則會選擇具有最低工作電流的SoC。 另一個參數可能是終端產品的環境溫度。低功耗藍牙SoC在25℃時的洩露電流與85℃或更高溫時的洩漏電流明顯不同。高溫下的洩漏電流可能是工業應用中的關鍵選擇標準，例如子計量表(Sub-metering)，因為其需要在高溫下確保電池壽命。 在電池供電的終端產品中，該應用的另一個重要元素涉及所用電池技術的類型。電池供電給最新整合的低功耗藍牙SoC上DC-DC轉換器。使用DC-DC轉換器將顯著降低整個SoC的工作電流消耗。一些複雜的SoC可能整合獨立的DC-DC轉換器用於射頻和CPU。這種做法提供一種優化的解決方案，但此趨勢明顯只能有一個轉換器可極小化SoC的成本。 最後，需要瞭解如何使用晶片內外(On-chip/Off-chip)記憶體。低功耗藍牙終端節點的常見要求是執行軟體的空中下載(OTA)更新。根據傳輸影像的大小，外接快閃記憶體可能成本更低。但事實證明，其增加的功耗和潛在的安全問題可能比使用晶片內建快閃記憶體要高得多。OTA更新的詳細分析將有助於確定最合適的記憶體物料清單。 近年來，低功耗藍牙SoC大幅降低總工作電流消耗，同時保持了更低的深度睡眠電流。原因是矽技術從較大的幾何尺寸(0.18μm，90nm和65nm)轉移到了更優化的技術節點(55nm和40nm)。40nm製程與晶片內建DC-DC轉換器整合的結合，減少了SoC的總體電流消耗(圖1)。 圖1 合併晶片內建DC-DC轉換器的低功耗藍牙SoC範例 例如，當禁用晶片內建DC-DC轉換器而從晶片內建快閃記憶體運行Coremark時，Arm Cortex-M33 CPU要求54μA/MHz的功耗。當啟動相同的DC-DC轉換器時，相同的操作僅需要37μA/MHz的功耗。 在深度睡眠模式下，保留RAM至關重要，因為它是大部分功耗預算的來源，且當低功耗藍牙SoC必須返回到工作模式時，保留RAM可以加快啟動速度。從設計角度來看，低洩漏SRAM的使用能讓矽設計人員將深度睡眠電流保持在1μA的範圍內。選擇低功耗藍牙SoC的另一個關鍵考慮因素是每個SRAM的大小可能有所不同。選擇保留RAM大小的能力將有助於大幅減少深度睡眠模式下的功耗。如前述SoC在32KB的晶片內建RAM產品中即整合了可獨立選擇的SRAM。 最後，時脈門控和電源門控技術的結合使低功耗藍牙SoC可以根據其工作模式完全關閉設備的某些部分功能。這些功能的啟動是自動的，應用開發人員幾乎無法看到詳細的資訊。 軟體套件整合硬體設計 大幅減少低功耗藍牙應用的功耗，需要對無線電作業進行高度優化的調度，並在保持協定所需的精準時序中，大幅減少最低能耗模式下花費的時間。為了精確控制發射功率，低功耗藍牙堆疊整合DC-DC轉換器的配置。堆疊來自軟體發展套件(SDK)，與整合式開發環境(IDE)結合。IDE包括一個網路分析儀，可直接從SoC無線電獲取資料。同時能量監控器將功耗與代碼位置相關聯，包含視覺化的GATT配置器，以實現標準藍牙SIG設定檔或自訂服務。這些工具允許開發與硬體設計完全整合的低功耗藍牙應用程式，使開發人員可以專注於選擇影響功耗的高階設計。此外，SDK整合了安全的引導載入程式，可支援OTA和序列介面以進行韌體更新。 先進硬體和強大軟體的結合，使得應用開發人員可以在多個裝置上執行自己的基準測試。這是在選擇低功耗藍牙SoC之前所推薦應採取的方法。雖然最初耗時較多，但這種方法已證明是非常有價值的，可協助發現因硬體功能短缺或軟體功能不佳所導致的潛藏挑戰。 標準化基準測試策略的開發還可以幫助開發人員對各個供應商的設備進行比較。嵌入式微處理器基準聯盟(EEMBC)開發的IoTMark-BLE基準設定檔，提供了評估功耗的有用工具，其建構了真實的IoT邊緣節點模型，由I2C感測器和經由睡眠、廣告和連接模式作業的低功耗藍牙射頻所組成。儘管IoTMark-BLE基準可能並不適合所有案例，但它可以成為各種適合的應用情境方案的開發基礎。 簡而言之，如果同時比較供應商的產品資料手冊，可能會導致代價高昂的誤解和錯誤陳述。在比較SoC中的板載和外部DC-DC轉換器模組時，低功耗藍牙SoC必須在系統層級上進行分析說明。透過協力廠商基準的比對，通常可以協助確認比較分析的真實樣貌。 (本文作者任職於Silicon Labs)

瑞薩電子日前與晶心科技(Andes Technology)進行技術IP合作。晶心科技提供以RISC-V為基礎的嵌入式CPU核心，以及相關系統單晶片(SoC)開發環境的供應商。瑞薩選擇AndesCore IP之32位元RISC-V CPU核心，嵌入其全新的ASSP中，該產品將於2021年下半年開始為客戶提供樣品。 瑞薩採用晶心科技RISC-V 32位元CPU核心 晶心科技總經理林志明表示，MCU供應商瑞薩電子已經將晶心的RISC-V核心設計到其預燒錄的特殊應用標準產品中。瑞薩和晶心都有相同的願景，就是RISC-V將成為SoC的主流CPU指令集架構(ISA)，並欣然迎接RISC-V時代。這不但是晶心科技代表性的里程碑，也代表開放原始碼RISC-V ISA作為主流運算引擎時代的來臨。瑞薩的客戶將會得益於為21世紀運算需求而建構的現代化ISA。 瑞薩物聯網與基礎設施事業部執行副總裁兼總經理Sailesh Chittipeddi則認為，晶心科技的RISC-V核心IP，提供可擴展的性能範圍，可選擇的安全功能，以及客製化的選項，讓瑞薩能夠對未來的特殊應用標準產品，提供創新的解決方案。客戶如果正在為現有或新興的應用產品，尋找經濟的替代方案，就會因此而得益於上市時程縮短與開發成本降低。 瑞薩以RISC-V核心架構為基礎的預燒錄設計ASSP晶片，在交貨時還結合專用的使用者介面工具，來設定應用產品的可程式參數，可提供客戶完整、最佳化的解決方案。這項功能可消除初期對RISC-V開發和軟體的投資障礙。此外，由瑞薩在各地具有特殊專業知識的合作夥伴所組成的大規模網路，將可提供集中化的客戶支援。

在摩爾定律越來越難繼續向前推進的情況下，將一顆SoC切割成多顆Chiplet，再藉由先進封裝技術完成整合，以便在晶片面積、生產良率與效能之間取得更好的平衡，已經成為許多高階晶片所採用的做法。諸如英特爾(Intel)、賽靈思(Xilinx)與聯發科，都已經在自家產品線上導入了Chiplet的設計理念，使得Chiplet成為半導體業內一個備受矚目的議題。 英特爾架構日展示技術火力　Chiplet概念運用日廣 日前英特爾在暌違18個月後，再次舉行架構日(Architecture Day)活動，除了一口氣更新其處理器、獨立繪圖晶片與FPGA等產品的發展路線圖外，同時也在先進封裝跟Chiplet上面有許多著墨。 英特爾資深首席工程師Ramune Nagisetty表示，該公司所發明的EMIB跟Foveros技術，已經應用在許多晶片產品上，在此基礎上，英特爾將以繼續縮小封裝的Bump Pitch、提高Bump密度為目標，讓先進封裝得以支援更多I/O。目前EMIB與Foveros的Bump Pitch分別可達55~36微米及50~25微米，未來的目標是要將Bump Pitch縮小到10微米以下。混合接合技術將是實現此一目標的關鍵技術，目前英特爾已經完成該技術的試產。 而為了實現更複雜的封裝，滿足未來Chiplet的需要，英特爾的封裝團隊正在發展Co-EMIB與Omni-Directional Interconnect(ODI)等新的封裝技術。Co-EMIB(圖1)是一種混合了2D封裝與3D封裝的技術，利用EMIB將多個已經完成堆疊封裝的晶片模組串接起來，再安置於同一個基板上，這會使英特爾得以實現更大型、更複雜的多晶片模組整合，而且也讓晶片設計人員可以更自由地將晶片切割成Chiplet，提高設計的靈活性，亦有助於加快產品上市跟提高良率。 圖1　Co-EMIB封裝 ODI(圖2)也是一種有助於提高設計自由度的封裝技術，也可以視為TSV概念的變形運用。TSV是以晶片上的垂直穿孔作為互聯的通道，因此隨著TSV的數量增加，晶片設計人員必須預留更多晶片面積給這些穿孔，其實是相當大的浪費。而且在進行3D堆疊時，面積比較大的晶片一定要在下層，否則整個堆疊的結構容易不穩定。ODI則是反其道而行，藉由在晶片外面的金屬柱來實現晶片與基板的互聯，這不僅可以節省TSV占用的空間，同時也可以實現上大下小的堆疊結構，讓封裝設計者有更多的彈性。 圖2　ODI封裝 此外，因為金屬柱直接與基板互聯，因此基板可以透過金屬柱直接對上層晶片供電，或在基板與晶片間，搭建起頻寬更高的互聯線路，這些優勢都可以讓封裝設計者有更多揮灑創意的空間。 不管是Co-EMIB或ODI，其實都是在為日後Chiplet的整合需求預做準備。隨著先進製程的線寬越來越細，很多晶片已經不適合再使用最先進的製程製造，這已經是不爭的事實，例如記憶體、類比、射頻晶片所使用的電晶體，跟邏輯晶片的電晶體，在結構跟尺寸上就有很大的差異，與其硬要把不同種類的電晶體實作在同一顆晶片上，不如各自用最適合的製程技術分開生產，形成所謂的Chiplet，再藉由先進封裝技術把Chiplet整合在同一個封裝內。 要實現Chiplet，需要有兩根支柱，其一是實現實體互連的各種先進封裝技術，另一個則是Chiplet互聯的介面標準。在介面標準方面，英特爾正在大力推廣先進介面匯流排(AIB)標準(圖3)，希望讓Die與Die之間的介面得以標準化。Nagisetty表示，介面的標準化是非常關鍵的，在幾十年前，英特爾與其他合作夥伴，共同把PC主機板上的各種介面標準化，例如連接記憶體的DDR、連接GPU或其他周邊的PCI/PCIe，才創造出今天的PC生態系統。同樣的，Chiplet要普及，介面標準化的工作也是不可或缺的。 圖3　AIB 1.0與AIB 2.0標準比較 在Chiplet介面標準化方面，英特爾已加入CHIPS聯盟(CHIPS Aliance)，並將AIB標準與聯盟成員分享。此一標準目前已進展到2.0版，並且是完全開放、免權利金的標準，相關說明文件與AIB產生器等工具，都可以在Github上下載。 Chiplet後勢看好　封裝設計面對巨大挑戰 安矽思(Ansys)資深技術經理魏培森(圖4)指出，封裝技術的進步，是Chiplet能從概念轉化成實際產品的關鍵。封裝產業從很多年前就已經發展出多晶片模組封裝(MCM)與系統級封裝(System in Package, SiP)技術，但受限於基板材料特性及PCB製程的線寬/間距(L/S)限制，能在單一封裝中整合的晶片數量較為受限。 圖4　安矽思資深技術經理魏培森 矽基板跟高分子聚合物薄膜這類新材料的應用，以及隨之引入的半導體級線路製程，打破了傳統PCB基板對封裝設計所造成的限制，讓工程師得以在單一封裝內整合更多晶片。也因為後段封裝有了更進步的技術跟材料，讓前段晶片設計者開始思考將SoC設計化整為零，打散成多顆小晶片的可行性，進而形成今日備受業界關注的Chiplet概念。 但對後段封裝設計者來說，Chiplet概念的流行，將會使很多本來應該要由前段承擔的設計整合作業，變成後段封裝設計要承擔。而後段封裝設計者本來就有自己要面對的挑戰，例如採用矽中介層(Interposer)雖可讓連線密度大幅提高，但Interposer是很脆的材料，在晶片運作過程中，如何避免熱漲冷縮所產生的應力損壞Interposer，是封裝設計工程師所需要面對的棘手難題。像InFO這類以高分子材料做為重分布層(RDL)也有不小的挑戰，因為這種材料是軟的，很容易遇到邊緣翹曲這類問題。 簡言之，機械結構與可靠度的問題，是封裝設計工程師所面對的獨特挑戰，對於這方面的設計模擬作業，Ansys提供的解決方案包含Redhawk、Mechanical、Sherlock等結構模擬工具。也因為Ansys在這方面有相對完整的產品線，在封裝設計領域，Ansys的客戶群遍及全球各大OSAT廠與IC設計公司的封裝團隊。 但由於先進製程面對的技術挑戰越來越難以跨越，IC設計走向Chiplet將是必然的結果，因此可以預見的是，從事IC封裝設計的團隊，會遇到越來越多跟電性問題有關的挑戰，例如PI、SI。其實，目前從事先進封裝設計的團隊，就已經得設法處理PI、SI的問題，而隨著先進封裝要承擔更多功能整合的責任，日後封裝團隊要解決的電性問題肯定只增不減。這又帶出另一個問題，如何讓機電(機構+電性)的設計流程能更緊密地銜接起來？ 魏培森觀察，許多封裝設計團隊跟OSAT業者，正在積極發展專屬自己的客製化設計流程，一方面加快封裝設計的速度，另一方面也想藉此跟同業做更大的差異化。這點從Ansys為客戶舉辦的教育訓練課程出席率幾乎都是100%，就能看出端倪。因為封裝設計團隊如果要發展自己的客製化流程，工程師本身一定要是相關模擬工具的Power User，才能利用這些工具建立起自己的客製化流程。 因應Chiplet時代　設計環節不宜各自為政 針對Chiplet的前後段設計整合，益華電腦(Cadence)產品技術處長孫自君(圖5)開門見山地說，每個環節各自為政的時代已經結束了，從最前段的IC設計到中間的封裝設計，乃至PCB層級的系統整，以後一定會朝共同設計(Co-design)的方向發展。但這對電子產業來說，會是一個相當艱鉅的挑戰，因為歷經數十年發展，不同設計環節所使用的工具已經高度特化，同時也形成難以打破的高牆，要讓前後段流程平順地串接，是非常困難的事情。 圖5　益華電腦產品技術處長孫自君 以IC設計為例，EDA工具產出的標準檔案格式是GDSII，這是專門為IC設計的需求而設計的檔案格式，以提供幾何(Geometry)資訊為主，沒有太多跟電性有關的資訊，但IC設計簽核(Sign-off)正好相反，EMC/EMI/PI/SI模擬的目的，就是為了確定晶片設計的電性可滿足設計目標，且量產後實際運作不會出問題。因此，光是在IC設計層面，IC設計跟設計簽核團隊就很難協同工作，因為IC設計在收斂(Constrain)的時候，會希望規則越寬鬆越好，但設計簽核卻是用比較嚴格的角度來看待設計收斂，兩個團隊要合作，其實並不容易。 比較理想的作法是，設計簽核所使用模擬工具，其所產生的結果應該要回傳給設計工具，並動態地調整收斂規則，以便取得最好的設計成果，並提高設計作業的效率。這也就是工具業者常說的設計閉環(Close Loop)。但光是要做到這點，就有不少挑戰存在。 如果把IC設計跟封裝，甚至PCB放在一起，問題就更複雜了，因為IC設計是用GDSII，但PCB設計所使用的檔案格式卻是Gerber，光是檔案格式的轉換作業就是浩大工程。而且跟主要由直線、橫線這類單純幾何元素所構成的GDSII相比，Gerber裡面會有非常多GDSII不會用到的複雜幾何圖形，例如鋸齒線路、菊鏈等設計技巧。 為了推倒前後段各個設計環節之間的高牆，Cadence近年來一直在拓展其工具組合，試圖為電子設計各個環節的工程師提供功能更強大的設計工具。這些由Cadence提供的工具，跟其他同業相比，最大的特性在於可以很輕鬆地彼此銜接，甚至讓不同環節的設計資料可以互相串連，以便讓前後段工程師都能看到彼此對設計的調整，以及這些調整會對設計造成的影響，讓整個設計流程有更高的可視性。 Chiplet將牽動半導體勢力重新分配 對前段晶片設計人員來說，把SoC設計拆散成多顆小晶片，有很多顯而易見的優勢，例如不同的功能電路可以各自用最有成本效益的製程節點來生產、每顆小晶片的設計驗證變得比較單純等。另一方面，因為不同電路功能是個別製造出來的，因此晶片設計者可以把Chiplet看成樂高積木，按照市場對晶片功能的需求，快速兜出產品。因此，曾有業界人士指出，Chiplet不只是半導體製造技術上的變革，同時也會對矽智財(IP)的商業運作模式帶來變化，因為Chiplet會讓IP更容易重複利用。 對於這個觀點，魏培森認為，Chiplet的概念如果大幅普及，將會使許多新創公司找到出頭的機會。眾所周知，大型SoC的設計十分複雜，不僅設計週期長，先進製程的光罩成本也高得嚇人，大多數新創公司是負擔不起的。如果IC設計公司普遍採用Chiplet架構來設計產品，很多專注研發某些特定IP或電路功能的小型設計團隊，將會在與既有IC大廠合作的過程中，找到生存的空間。 孫自君也看好，Chiplet風潮將會為許多利基型的小型晶片設計公司搭起發揮的舞台，理由是利用Chiplet來實現晶片設計的產品開發速度，遠比SoC設計來得快。SoC有高度整合的優勢，但這也意味著每次設計改版，或是導入新的製程技術，所有的設計考量都要重新檢查一遍，這是非常耗時的工作。相較之下，Chiplet是用已經分割好的小晶片組成所需的晶片功能，先天上比較不會有牽一髮而動全身的疑慮，故採用Chiplet整合而成的晶片，在產品開發速度上會比重新開發一顆SoC要快得多。 不過，這並不意味著在Chiplet與SoC的競爭中，Chiplet一定會占盡優勢，因為整合作業也會產生成本，設計也需要時間。如果整合的整體成本過高，Chiplet不見得能在競爭中占得上風。所以，採用Chiplet進行晶片設計，雖然可以在前段省下不少成本，但後段封裝所使用的技術還是要慎選。一般來說，如果基板上的走線線寬大於2微米，PCB會是比較有成本競爭力的選項；若走線線寬小於2微米，就該考慮基於矽晶圓的封裝技術。 另一方面，Chiplet概念的興起，除了影響IC設計產業之外，對OSAT跟晶圓代工廠，也會造成明顯的影響。對OSAT廠來說，Chiplet既是危機也是轉機，因為Chiplet所使用的各種先進封裝技術，有不少會涉及晶圓級製程，因此晶圓代工業者在切入Chiplet市場時，會有許多先天上的優勢，例如晶圓代工廠只需要使用早已折舊攤提完成的舊設備，就可以滿足各種先進封裝的需求，但OSAT廠卻須向前段半導體製程進行新的投資。就成本面來看，OSAT業者跟晶圓代工廠的競爭，並不在同一條起跑線上。 但換個角度來看，封裝市場競爭者眾，很多已經十分成熟的封裝技術，早已沒有差異化的操作空間，只剩赤裸裸的殺價競爭。先進封裝的需求若因Chiplet而火上加油，對於有能力對晶圓及製程做更多投資的一線OSAT大廠來說，未嘗不是個擺脫紅海，創造營收成長的契機。 就晶圓代工產業來說，Chiplet的出現，也為在先進製程競爭中脫隊的代工廠創造出一個可以力拼敗部復活的機會。Chiplet打破了SoC時代，所有功能電路都得用先進製程實現的僵固性，晶片設計者可以為不同的電路功能選擇性價比最高的製程，再透過先進封裝技術來實現功能整合。因此，退出先進製程競賽的晶圓代工廠，可以轉而朝電源管理、I/O甚至射頻(RF) Chiplet發展。一般來說，電源管理只要用0.13微米甚至90奈米，就已經綽綽有餘；I/O跟某些需要支援混合訊號的嵌入式控制器，使用12/22奈米製程也已經非常足夠。 不過，對聯電、格羅方德(Global Foundries)等退出先進製程競賽的晶圓代工廠來說，要靠Chiplet翻身，等在前面的仍是一場硬仗，畢竟台積電在先進封裝上的布局深度與廣度，同樣是晶圓代工業者中的龍頭，且泛台積電體系(台積電、世界先進)的成熟製程，除了報價稍高之外，在良率、穩定度方面，也居於業界領先地位。

Arm團隊在2019年夏天推出Flexible Access時的初衷是為全新及原有夥伴提供取用超過75%的Arm IP產品選項、支援、工具與訓練的機會，但不必事前承諾授權。一年後，Flexible Access成為Arm成長速度最快的計劃，目前已有超過60個合作夥伴加入，享受實驗、評估、設計與客製他們自己獨特單晶片(SoC)的自由。 Flexible Access用戶的回饋意見都相當正面，而Arm也已見證部分初步獲得成功的案例，這包括特殊應用IC(ASIC)設計服務公司如智原科技(Faraday)、索思未來科技(Socionext)、Nordic半導體等極具規模的半導體企業；謀思科技(Atmosic)與Hailo等新創公司，甚至已投資將支援區域內新創公司的韓國中小企業與新創公司部等政府組織。之前仰賴第三方設計公司全盤設計晶片的OEM代工廠商，目前更能以協作方式開發自己的SoC，並且可以直接取用所有他們需要的IP。 Arm自從推出Flexible Access後，持續依據合作夥伴的需求與回饋，讓此計劃與時俱進。這包括為矽晶圓新創公司與研究機構進行特殊的調整，以便更能迎合他們的特定需求。像Femtosense與邁瑞科技(MemryX)等新創公司就可以立即取用Arm的IP，讓他們在甚至還未取得創投資金之前，就能以比原本更快的進度展開矽晶圓設計。研究人員與學者也可針對他們的專案自由使用相關的商業IP，進行實驗並增加機會。 Arm團隊持續從Flexible Access客戶聽到的另一個回饋，是「需要更多的資源」。我們會定期擴展計劃內的IP範圍，包括最近才剛加入全新的Arm Corstone子系統參考設計，提供預先整合的IP模塊給SoC設計人員，讓他們加快設計腳步，同時減少驗證需求。我們也已擴展實體IP的選項，這意味設計人員可以針對他們晶片的效能部份，進行優化與預測。

聯發科技日前推出最新5G系統單晶片(SoC)—天璣800U(Dimensity 800U)。其採用先進的7奈米製程，多核架構帶來的高性能和領先的5G+5G雙卡雙待技術，將提升中高端智慧手機的5G體驗，加速推動5G普及。 天璣800U整合5G數據機，不僅完整支持Sub-6GHz頻段的獨立(SA)與非獨立(NSA)組網，還支持5G+5G雙卡雙待、雙VoNR語音服務、5G雙載波聚合等先進5G技術，帶給用戶更加高速、穩定的5G連網。天璣800U支援聯發科技5G UltraSave省電技術，可根據網路環境及資料傳輸情況，動態調整數據機的工作模式，降低終端裝置的5G功耗，從而實現節能省電，帶來更長效的5G續航力。 天璣800U採用7奈米製程，可讓處理器充分發揮性能優勢並同時降低功耗。其CPU採用八核架構設計，包括含2個主頻高達2.4GHz的ARM Cortex-A76大核，以及6個2.0GHz主頻的ARM Cortex-A55高能效核心，擁有強勁的多核性能。此外，天璣800U還搭載ARM Mali-G57 GPU、獨立AI處理器APU、LPDDR4X記憶體，支援turbo write快閃記憶體加速技術，可帶來極速、流暢的5G性能。 天璣800U為中高端智慧手機提供卓越的5G體驗，其特性包括：支援120Hz的FHD+顯示螢幕更新率，實現快速、流暢的遊戲與串流媒體播放；支援HDR10+標準，搭載聯發科技獨家 MiraVision圖像顯示技術，帶來超越HDR10+的畫質效果，支援多種影像HDR優化功能；支援靈活的鏡頭配置，最高可支援6400萬像素鏡頭和四顆鏡頭組合。內建聯發科技獨立AI處理器APU與ISP，提供一系列AI相機增強功能；整合語音喚醒(VoW)功能和雙麥克風降噪技術，降低語音助理的待機功耗，在嘈雜環境中也可以清晰的聽到用戶聲音。

為了幫助集成電路(IC)設計人員更快地完成電路設計驗證，Mentor近期宣布將其Calibre Recon技術添加至Calibre nmLVS電路驗證平臺。其技術於去年推出，作為Mentor Calibre nmDRC套件的擴展，旨在幫助客戶在早期驗證設計迭代期間快速、自動和準確地分析IC設計中的錯誤，從而縮短設計週期和產品上市時間。 Calibre nmLVS-Recon解決方案幫助系統級晶片(SoC)工程師、電路設計工程師和IC電路驗證團隊在開發階段的早期識別並解决選定的系統接線錯誤，縮短電路驗證的總週期時間。這些錯誤不僅僅會消耗寶貴的計算資源，並可能產生數百萬個錯誤結果，其中許多錯誤只是因為設計狀態未完整而產生。此解決方案的早期採用者在分析前期設計時能够實現10倍以上的運行時間改善，並减少3倍的記憶體需求。 Calibre nmLVS-Recon技術基於靈活的設計架構，支持多種使用模型，使設計團隊能够選擇和分析特定類別的電路驗證問題。該工具採用自動化的智慧執行啟發方法(Intelligent Execution Heuristics)，可以幫助用戶在完整的Calibre nmLVS Signoff流程與Calibre Recon選擇的電路驗證檢查之間無縫導航。運用數據分區、設計細分、數據再利用、任務分布和錯誤管理的高級選項，可按原型將Calibre nmLVS-Recon流程與任何晶圓廠/集成電路製造商(IDM)的Calibre sign-off設計套件結合使用，還可應用於任何製程節點。 早期的設計版本中通常包含許多明顯的系統違規行爲。例如電源接線短路(Shorted Net)這樣的違規會造成數百萬個錯誤，並且需要非常密集的計算。電路驗證工程師現在可以使用Calibre nmLVS-Recon短路隔離功能，以互動和迭代的管道快速有效地查找並修復這一類型的版圖布線設計錯誤造成的接線短路問題。此功能選項可實現靈活性和設計分析意圖的變化，同時保持易用性和無縫的使用轉換。

聯發科技(MediaTek)日前宣布推出新5G系統單晶片(SoC)－天璣 720，推動5G中端智慧手機的普及，為用戶帶來良好的體驗。其採用7奈米製程，整合低功耗數據機，並支援聯發科獨家5G UltraSave省電技術，可根據網路環境及資料傳輸動態調整數據機的工作模式，以延長電池續航力。 天璣720的特性包括：支援90Hz高顯示更新率，實現流暢的遊戲與串流媒體播放；搭載聯發科獨家MiraVision圖像顯示技術，增強HDR10+標準下的影視畫質。另外支援多種影像優化功能，包括動態範圍的重新映射；支援靈活的鏡頭配置，最高可支援6400萬像素或是2000萬加1600萬像素雙鏡頭的組合。內建獨立AI處理器APU，可提供一系列AI相機增強功能；整合語音喚醒(VoW)功能，可降低語音助理的待機功耗，並支援雙麥克風降噪技術。 除了一系列先進的5G功能之外，新晶片還擁有強勁的大核心性能，為終端提供運行最新AI應用所需的性能，同時保持低功耗。採用八核CPU，包含兩個主頻為2GHz的Arm Cortex-A76大核，提高應用的回應速度，還搭載了Arm Mali G57 GPU、LPDDR4X記憶體和UFS 2.2快閃記憶體，實現更快的讀寫速度。 天璣720支援的5G通信技術，包括支持獨立及非獨立組網(SA/NSA)和5G雙載波聚合，Sub-6GHz頻段5G上下行速度加成，平均延遲更小。此外，透過Voice Over New Radio(VoNR)語音服務，可跨網路無縫連接並提供穩定的速度。而5G和4G雙卡雙待(DSDS)的功能，可使兩張SIM卡皆可撥打與接聽電話，讓用戶獲得更好的通信體驗。

華晶(Altek)成為高通(Qualcomm)人工智慧物聯網(AIoT)生態系的重要夥伴，基於QCS610系統單晶片(SoC)的IPC610攝影機開發套件(DevelopmentKit)原型機，將有助快速進入AIoT生態鏈並擴展市場。 正因5G具備高速率、低延遲與廣連結三大特性，高通專為AIoT打造「視覺智慧平台(VisionIntelligencePlatform)」，搭載專為AIoT開發的QCS610的系統單晶片，並由IPC610原型機提供高品質4K視覺影像處理能力和機器學習提供強大的邊緣運算能力(EdgeAI)，實現工業級與消費級智慧視覺影像解決方案，可運用於智慧零售、智慧家庭、及居家辦公(WFH)等多元場景。 華晶科夏汝文執行長表示，華晶科與高通擁有長期的合作夥伴關係，從視覺智能平台首次發布開始，是首個為物聯網專門建置的系統晶片，我們共同開發了一系列基於高通技術的SoC邊緣運算AI視覺影像解決方案，包含具有邊緣運算能力的AI攝影機和AIBOX。透由精準快速辨識並提供保護數據隱私，在不同的場域中創造全新的體驗。 高通產品管理高級總監TimYates表示，相信在5G時代中，未來在智慧安控市場中支持4K辨識率的需求將會持續增加，而目前需要升級現有的全高清(FullHD)安控攝影系統，加入支持AI智慧功能的需求力道更是強勁。在高通支持最新的QCS610系統晶片具備強大的AI推理計算能力，華晶科提供優化各種應用上需要的AI視覺影像處理能力，是兼具性能和成本的AIoT智慧視覺解決方案。

根據TrendForce旗下半導體研究處調查，蘋果上月正式發表自研ARM架構Mac處理器(以下稱Mac SoC)，宣布Mac預計今年開始逐步導入Apple Silicon，首款Mac SoC將採用台積電5奈米製程進行生產，預估此款SoC生產成本將低於100美金，更具成本競爭優勢。 ​ TrendForce指出，台積電目前5奈米製程僅計畫用於2020年新款iPhone12的A14 Bionic SoC進行批量生產中，以及計劃搭載於2021年新款iPad的A14X Bionic SoC將於第三季開始小量投片，而Mac SoC預計在2021上半年開始投片生產，因此實際應用Apple Silicon最新系列處理器的Mac產品，預估將在明年下半年問世。 由於ARM架構早期定義在省電的優異表現，已成功鞏固手機市場，隨著近年在運算效能上的高速成長，同時能夠兼顧低功耗與高效能表現，可望在高速運算市場與Intel競爭。此外，目前台積電製程已超前Intel近兩個世代，可能為促使蘋果取代Intel CPU的成熟關鍵之一。然而，蘋果此舉的關鍵要素仍在於成本考量與整體生態系的實現，雖然Apple自行研發芯片需委由台積電製造，但相較於目前市售200至300美元的Intel 10奈米入門款雙核心Core-i3，採用台積電5奈米製程製造的Mac SoC成本預估落在100美元左右，將更具優勢。 另外，2021年Intel產品規劃仍在10奈米製程，隨著Apple Silicon進入5奈米製程世代，在製程微縮的影響下，相同晶片尺寸能整合的電晶體數量將大幅增加，效能與省電表現將有機會與Intel主流處理器競爭。