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是德科技(Keysight)日前宣布與聯發科技在CES 2020展中攜手合作，成功以5G無線連接展示智慧電視8K影音串流應用。CES 2020於1月7日至10日在內華達州拉斯維加斯舉行。 是德科技大中華區無線應用工程總經理陳俊宇表示，是德科技非常高興能在CES 2020展中，成功以最新5G解決方案支援聯發科技的展示活動，證明該公司適合多元應用的5G解決方案，是聯網生態系推出可靠5G連線產品的幕後功臣。 藉由結合使用是德科技5G模擬器解決方案與聯發科技首款5G行動系統單晶片(SoC)Dimensity 1000，為新一代應用提供每秒4.7GB的下行資料速率。此高資料速率讓使用者無需透過有線網路，也可享受8K智慧電視不間斷的影音串流。聯發科長期採用是德科技5G解決方案來驗證其Dimensity5G晶片組。 未來更將透過是德科技5G平台，進一步以LTE核心網路和射頻存取網路，建立支援NSA模式的5G NR連結，將採用EN-DC雙連接產生LTE和5G訊號的匯聚資料流。 三年多來，在是德科技協助下，聯發科技加速驗證在 6GHz 以下和毫米波頻段運作的晶片組。如今，全球無線裝置廠商紛紛採用是德科技5G測試解決方案，以經濟有效的方式，在NSA與SA模式下，對各種不同外觀尺寸的5G NR多模設計，進行協定、射頻與無線資源管理(RRM)驗證。

意法半導體(ST)推出首款透過長距離無線技術將智慧裝置連接到物聯網(IoT)的LoRa系統晶片(SoC)。 意法半導體微控制器事業部總經理Ricardo De Sa Earp表示，新款STM32無線系統晶片擴充現有的STM32W無線MCU產品線，不僅可簡化新產品開發，同時還能節省材料清單成本，並使系統具備可靠性和效能最佳化。此外，透過移植現有的嵌入式設計至STM32WLE5，開發人員可易導入無線聯網功能，充分利用STM32 MCU架構優勢。 STM32WLE5系統晶片使產品開發人員能夠打造遠端環境感測器、電表、追蹤器和程序控制器等裝置，可幫助企業有效管理能源和資源的使用狀況。 該系統晶片在一個易於使用的單晶片內整合意法半導體低功耗STM32微控制器設計，以及與LoRa相容的射頻技術。有多項專利正在審核中的射頻功率管理架構將確保STM32WLE5具有良好的性能；LoRaWAN無線網路通訊軟體亦已取得所有區域認證，可在全球使用。 晶片上的射頻模組採用Semtech SX126x IP內核，具有高低功率兩種發射模式，其涵蓋全球1GHz以下150MHz-960MHz的開放頻段，確保模組可與所有地區的LoRa網路相容。因此，OEM廠商可以將STM32WLE5部署到全球市場，確保技術層面的相容性，並有助於提升營運效率和客戶支援服務。其靈敏度可低至-148dBm，並整合兩個最高15dBm的功率放大器，在同一封裝內，最大發射功率可達22dBm，以最大限度延長無線通訊距離。

然而，涉及晶片橋、中介層、侵蝕性幾何形狀(Aggressive Geometries)和微米級微凸點連接的新整合技術已經改變了演算法。戈登‧摩爾曾在1965年指出：「使用獨立封裝並彼此互聯的更小功能來構建的大型系統可能更為經濟。」 如今許多SoC在內核處理方面彼此相似，而特定的週邊功能卻有所不同。有的應用可能需要視覺處理；有的應用需要直接從天線獲取訊號；而有的應用需要SoC提供更多的記憶體。將這些功能分離可獲得一定的價值，比如混合搭配不同的功能，但另一個重要價值是每個功能，像是處理、類比、記憶體、數位訊號處理(DSP)等，可以在另一個不同於內核運算所用的流程上得到更好的優化。 鑒於這些功能是相互分離的(在小晶片或Tile上實施)，因此我們面臨的挑戰是在保持與單晶片接近的性能和功耗的同時，將這些功能全部整合到單個封裝。透過將高級介面匯流排(AIB)與支援將多個晶片異構整合到單個封裝的封裝技術相結合，可以輕易解決這個問題(圖1)。最近發布的AIB互連方案為晶片和小晶片互連提供了一種快速、靈活且有助於輕鬆布局的方法。本白皮書介紹了AIB的高級特性和用途，並將展示各種AIB功能如何支援大規模設計和實現可靠的高速連接。 圖1　AIB應用的一個示例，其中類比前端、訊號預處理和SERDES全部通過AIB連接到FPGA實現分類和物件追蹤。   AIB目標 在過去25年中，設備到設備介面使用複雜電路透過幾根電纜實現高速傳輸；PCI Express就是其中一個例子。AIB使用全新高密度封裝技術所支援的超寬平行介面，並一舉扭轉了這一趨勢。透過以相對較低的速度運行介面的每條電纜，可以簡化每個發送器和接收器的電路，並占用很少的晶片區域。 AIB將資料從一個小晶片上的微凸塊移動到另一台相鄰設備上的微凸塊。全新高密度封裝微凸塊的間距很小，進而減少了介面所需的空間。與使用間距130或150微米的凸塊的標準倒裝晶片封裝相比，高密度封裝技術通常支援間距為55微米的微凸塊。 與只能合理使用幾百根線路的傳統介面(如採用標準技術的DDR記憶體)相比，這種小間距允許單個AIB介面支援數千個訊號。單個AIB資料線的時鐘頻率為GHz，並具有多個配置和速度選項，以確保AIB可以支援各種應用。 儘管AIB沒有指定最大時脈速率，並且最小速率非常低(50MHz)，但AIB卻能夠在高頻寬下運行，每條資料線的典型資料速率為每秒2Gb。每個小晶片都記錄了其預期的時脈速率範圍，以便選擇不同設備的設計人員可以確保它們以相容的速度運行。通常，時鐘的工作頻率常在1GHz或以下，但只要介面的兩端都支援更高的速度，系統便可以支援。 AIB是一種實體層(PHY)規範(圖2)；它占據了OSI參考模型中的最低級別。它的一側連接到單獨晶片或小晶片上的相應AIB介面；另一側連接到媒體存取控制器(MAC)。它僅用於從MAC中獲取資料並將其發送到連接的晶片，或者從連接的晶片接收訊號並將訊號傳遞給MAC。 圖2　AIB是一種實體層規範。 焊墊(Footprint)被設計為在微凸塊間距的範圍內盡可能小。訊號被聚集在一起，以便更有效地利用晶片的邊緣(稱為海岸線)，並提供快速且較短的低偏差訊號線。對於AIB Gen1，由於AIB介面中每條資料線的資料速率為2Gbps，因此避免了訓練和訊號調節(例如均衡和預加重)，以保持較小的電路尺寸。業界常見的微凸塊間距為55微米，隨著技術的發展，未來的AIB支援低至10微米的微凸塊間距。 AIB配置 AIB有兩種基本配置。AIB Base適用於需要最少電路的羽量級實施。AIB Plus可以處理更高速度，並支援高速狀態下的可靠運行。 由於支援DDR功能，所以AIB Plus介面可以在2Gbps範圍內移動資料。但是，在此範圍內保持訊號偏差和收緊時序變得更加困難。延遲鎖相迴路(DLL)可幫助調整相位關係，而工作周期(Duty Cycle)校正(DCC)電路則有助於確保盡可能接近50%的時鐘工作週期。提供這些電路的初始化和校準以確保順利啟動和運行。 這兩種配置之間的最大差異與資料傳輸速率有關。AIB Base使用單倍數據速率(SDR)方案發出訊號；而除SDR外，AIB Plus還支援雙倍數據速率(DDR)訊令。借助DDR，資料可以在時鐘的上下邊緣傳輸，資料速率比SDR提高一倍(圖3)。 圖3　SDR 訊號每隔一個時鐘緣(在本例中為下降緣)進行傳輸。相比之下，DDR在下降緣和上升緣都進行傳輸，從而獲得兩倍的資料速率。 AIB架構 AIB介面包括I/O，這些I/O分組為本身可以堆疊成一列的通道。一列包含1、2、4、8、12、16或24個相同通道。55微米的微凸塊最多支持一個通道160個I/O；這個數字會隨著凸塊間距的減小而增加(圖4)。I/O塊如下所示，顯示了SDR和DDR(僅限AIB Plus)版本中的傳輸(TX)和接收(RX)塊(圖5)。 圖4　一列最多可包含24個通道；每個通道最多包含160個I/O。 圖5　SDR和DDR(僅限AIB Plus)TX和RX塊對比。 I/O方案旨在實現簡化，同時允許兩個主要安排。特定I/O將是TX或RX訊號；沒有雙向訊號。配置通道時，一個通道可以具有所有TX、所有RX或一半TX/一半RX(圖6)。 圖6　通道可以包含全TX、全RX或半TX/半RX訊號。 一方面，這種方案為處理可能正在接受輸入並將其傳遞給另一個晶片的小晶片提供了靈活性。另一方面，如果小晶片通過其接收輸入(例如記憶體)的同一介面返回結果，則可以使用平衡的TX/RX介面。 AIB有兩個介面：一個通過微凸塊連接到附近小晶片中的相應AIB介面，另一個連接到其自身小晶片中的MAC代碼。第一個介面由I/O、轉發時鐘以及初始化和校準過程中使用的控制訊號組成(圖7)。 圖7　連接到另一個AIB介面的AIB介面包含TX、RX、時鐘和控制訊號。 MAC介面則由執行與外部介面相同功能的訊號組成，但這些訊號的詳細資訊和特定電子格式有所不同。舉例來說，從MAC接收一個時鐘訊號作為單端內部訊號，而相應的時鐘訊號將作為兩個SDR訊號，並通過外部介面發送到相鄰的小晶片(即雙端時鐘)(圖8)。 圖8　儘管格式不同，但AIB到MAC介面包含與AIB到AIB介面相似的訊號。 高資料速率功能 在GHz速率傳輸下，時序很緊湊。訊號到訊號的偏移很重要，同樣地，時鐘到訊號的偏移和抖動也很重要。當時鐘的兩個邊緣都用於資料傳輸(DDR)時，工作周期也很關鍵。因此，AIB塊中已包含一些功能，尤其是支援雙倍數據傳輸速率的AIB Plus配置。 轉發時鐘 為確保在接收AIB塊中成功接收資料，用於傳輸資料的時鐘被轉發到接收端，後者可用於捕捉資料。該時鐘將進入到MAC中，因此AIB中不一定有時鐘域變更，但MAC中可能有變更。AIB Base和AIB Plus配置均提供此功能(圖9)。 圖9　兩種AIB配置都提供時鐘轉發，其中TX時鐘以雙端形式發送，以便針對正在傳輸的資料保持低偏移。 時鐘訊號以雙端時鐘的形式轉發，同時發送真實版本和反相版本，以將其重新轉換回接收端的單端時鐘。這樣可以保持時鐘訊號的品質，因為在重新組合雙端時鐘時，時鐘上的共模雜訊會消失。由於使用I/O單元發送時鐘的兩個版本以及資料，因此可確保邊緣對齊。 接收域時鐘 某些小晶片可能沒有自己的獨立時鐘源，而是傾向于利用與其相連的晶片或小晶片的時鐘。例如，記憶體可能只是在訪問該記憶體的CPU晶片的時鐘上運行。 還是以記憶體/CPU為例，當記憶體接收資料時，例如要獲取資料的位址，轉發時鐘將使記憶體與CPU晶片保持同步。但是，當記憶體發送回提取的資料時，它需要一個時鐘，並且轉發時鐘僅影響接收捕捉，而不影響傳輸。因此，可以將CPU晶片時鐘(在本例中為從記憶體中接收資料的時鐘)作為記憶體的傳輸時鐘。該時鐘被稱為接收域時鐘，僅在AIB Plus介面中可用。 在圖10中，可以看到使用接收域時鐘的TX單元。在本例中，該時鐘被發送到MAC。在MAC中，該時鐘將被返回並用於傳輸時鐘，然後將其轉發回接收端。在這種情況下，轉發時鐘實際上與原始接收時鐘相同，因此看上去效率很低。但該圖會讓人產生一些誤解，因為各種時鐘訊號都不完全相同，它們的相位不同。透過獲取接收域時鐘並將其轉發回接收端，可以確保該時鐘與正在傳輸的資料之間的邊緣對齊。請注意，儘管MAC接收了接收域時鐘，但並不需要使用它傳輸資料；它可能有一個單獨的時鐘域用來傳輸資料。以下僅是一種可能的配置。 圖10　AIB Plus介面可以使用接收域時鐘進行傳輸(然後將其轉發回接收域)。 工作周期校正 對於DDR資料交換，根據規範，用於時鐘的工作周期變化幅度不能超過3%，因為兩個邊緣均用於資料計時。在沒有說明的情況下，1Ghz(意味著2Gbps資料)是一個極為嚴格的規範。因此，AIB Plus指定工作周期校正(DCC)模組。從技術上來說，校正塊不是必須的，但是實際使用中極有可能需要它(圖11)。 圖11　工作周期校正電路說明滿足AIB Plus介面上DDR資料交換的嚴格工作周期規範。 前向時鐘相位調整 同樣，在DDR連接的接收端，前向時鐘可能在發送和接收小晶片之間增加額外的偏差。在這樣的速率下，微小的相移可能引發問題，因此需要為AIB Plus指定延遲鎖相迴路。這也是可選的，但是極有可能需要它來確保在系統在所有情況下都能平穩運行(圖12)。 圖12　延遲鎖相迴路可幫助糾正任何鎖相失真，後者會限制AIB Plus介面上的運行速度。 重定時 在雙倍數據速率下，透過AIB介面輸出資料的ASIC或FPGA難以滿足資料路徑時序的要求。AIB Plus實施具有對I/O模組之前的模組進行重定時的選項。使用者可以靈活定義重定時的工作方式。可以簡單地使用一個或兩個寄存器分解資料路徑，以便更輕鬆在完整的電路上實現時序收斂；也可透過增加FIFO添加時鐘相位補償(圖13)。 圖13　可選的AIB Plus重定時塊可幫助簡化ASIC或FPGA時序收斂 例如英特爾的FPGA應用通常使用相位補償FIFO，即使晶片將相同的參考時鐘用於內核和I/O，這些時鐘的相位差也可能差異巨大或未知。相位補償FIFO確保正確的跨時鐘-相位域，一般來說，AIB並不指定重定時的具體方式，但很可能需要至少一個重定時觸發器。 AIB物理布局 AIB的設計簡化了與小晶片的連接，通道內的訊號在凸塊行中消除。凸塊行的數量保持最低，此外，必須滿足線路長度和路由的要求(圖14)。將AIB訊號分配給微凸塊影響了該平衡，凸塊分配也進行了調整，使凸塊之間的線路在長度上大致相等，最大限度減少中介層引發的訊號偏移。 圖14　55微米微凸塊被交錯安排在每一行中。凸塊被分配以確保線路長度較短且相同。 所有訊號均並列，最大限度降低了介面對凸塊布局的影響。例如，其他任何非AIB訊號都不會將凸塊放置於AIB使用的任何區域內。這也規定了如何使用晶片或小晶片端AIB介面的最小海岸線。當然，產生的總海岸線將取決於每通道的訊號數量和一列中的通道數量(圖15)。 圖15　AIB連接可以通過中介層上的線路實現，也可以使用英特爾EMIB橋接等橋接技術實現。 在正常AIB操作期間，介面兩端沒有差別。但是在啟動期間，兩端中的一端需要控制並跟蹤初始化和校準序列。只有在啟動階段，介面的一端做為主控埠，另一端做為從埠。無論介面是主控埠還是從埠，都將記錄在晶片或小晶片資料表中。主控埠必須連接從埠，從埠必須連接主控埠(圖16)。 圖16　AIB主控埠必須連接AIB從埠；AIB從埠必須連接AIB主控埠。 在某些實例中，可能需要一定的靈活性，以便將介面的一端做為主控埠或從埠。這種介面被稱作雙模介面，如果連接主控埠，可以將其配置為從埠；如果連接從埠，可以將其配置為主控埠。 雖然每列的所有通道都是相同的，但為了方便起見，通道都進行了編號。這些編號對AIB來說沒有任何意義，而且所有通道都可以用於任何用途。不過在某些情況下，如果通道在OSI堆疊中以較高的級別連接，那麼對於特定應用來說，不同的通道之間有著順序和重要性之分。根據小晶片的排列方向，通道可以反向連接。 換句話說，如果有12條通道，那麼在某些情況下，一側的通道0可以連接另一側的通道0，而在另一些情況下，通道0可能連接通道11。大多數情況下，通道0和通道11是相同的，因此這種反向連接沒有任何問題。如果這有關係，那麼在通道順序非常重要的情況下，MAC中可能需要反向連接通道。 冗餘 AIB連接可能涉及多達3,840個I/O，在中介層中以軌跡的形式實現。相對於生產線故障的數量來說，中介層成品率可能很高，但線路眾多，也存在單個故障毀掉整個組裝的風險。99.9%的線路成品率仍然可能是0%的模組成品率。為提高模組成品率，AIB支援兩種類型的冗餘。 I/O參與的主動冗餘。如果發現連接錯誤，所有前往介面中心的訊號將轉移至相鄰微凸塊，利用中間的兩個空閒訊號。這種單線路故障可以按通道逐一排除，以提高成品率。 測試時可以啟動這種冗餘，在模組中保存轉移位置，系統上電時，正確的連接將出現在轉移後的位置。兩個訊號會在最早的上電階段—使用主動冗餘之前被使用。對於這兩個訊號，使用的是被動冗餘。這相當於每個訊號會使用兩個凸塊，如果其中一個連接失敗，另一個連接可保持完整。 AIB與SerDes延遲對比則如表1所示。AIB的延遲相比典型串列器/解串器(SerDes)大幅降低。JESD204C實施要求進行傳輸層映射、64B/66B編碼/解碼，以及串列/解串，因此數位延遲較長。SerDes模擬延遲較長，主要因為需要在單端和差分間轉換，以及進行時鐘資料恢復。 AIB未來發展趨勢 直接射頻類比數位轉換器(ADC)/數位轉換器等超高頻寬應用將繼續推動AIB提高頻寬、減少占用空間和降低能耗。借助精心的I/O設計，資料速率將實現翻倍，達到4Gbps。 隨著高密度封裝技術的不斷改進，產業標準的微間距將大幅縮小，目前是55微米，未來可能縮小至1微米。為了將每位能耗降低至0.5皮焦耳以下，I/O電壓擺幅可降低至0.4V。後代AIB與前代AIB元件之間的相容性至關重要，將成為未來實現AIB改進的重要因素。 總而言之，AIB介面可實現晶片和小晶片之間的新型短程高速連接，可將資料傳輸速率提升高達2Gbps(甚至更高)；支援超過3,000個收發訊號；採用緊湊型晶片布局，以最大限度地降低晶片占用空間；並運用微凸塊技術，最大限度地縮小凸塊間距；精心設計的訊號布局和時序電路有助於保持高速訊號的微小偏移，而冗餘可幫助確保高成品率。 (本文作者為英特爾可程式設計解決方案事業部研究科學家)

高通(Qualcomm)日前於2020年度消費性電子展(CES)上首度推出汽車運算晶片—Snapdragon Ride平台，進一步開拓自駕車市場。平台內包括Snapdragon Ride Safety系統單晶片(SoC)、安全加速器(Snapdragon Ride Safety Accelerator)及自動疊層(Snapdragon Ride Autonomous Stack)。 高通推首款汽車平台整合自動駕駛疊層及安全加速器。 高通技術公司產品管理高級副總裁Nakul Duggal表示，這些解決方案可在功率受限的環境於幾乎各種類型的汽車上運作。該平台具有高度可擴展性、開放性、可訂製且具高度功耗優化的自動駕駛解決方案，滿足從新車評價計畫(NCAP)至L2+高速公路自動駕駛到自駕計程車的系列需求。此平台結合高通Snapdragon Ride自動疊層、汽車製造商或一級供應商的運算法，加速於大眾汽車市場部署高性能自動駕駛。過去幾年來，該公司致力研究及開發新自動駕駛平台及隨附的駕駛疊層，從數據分析中識別挑戰並收集洞見，解決汽車製造商面臨的複雜問題。 新平台旨在透過其高性能、高效能硬體、良好的人工智慧技術，以及開創性的自動駕駛疊層，解決自動駕駛和先進駕駛輔助系統(ADAS)的複雜性，提供全面、高成本效益和高能源效率的系統解決方案；其系統單晶片、加速器和自動駕駛疊層組合支援自動駕駛系統的三個產業領域—用於車輛的L1/L2主動安全先進駕駛輔助系統、L2+便利型先進駕駛輔助系統，以及L4/L5全自動駕駛。 高通新汽車平台開拓自駕車市場。 據悉，基於Snapdragon汽車系統單晶片和加速器系列的Snapdragon Ride平台基於可擴展和模組化的異構高性能多核CPU、高能效人工智慧和電腦視覺引擎與GPU。結合系統單晶片和加速器的平台可根據各市場畫分需要使用，提供良好的熱效率，從用於L1/L2應用的每秒30兆次(TOPS)運算表現，到用於L4/L5駕駛所需的130W以上的700兆次(TOPS)運算表現。 此外，高通的新型特製自動駕駛軟體疊層已整合至Snapdragon Ride中，該模組化和可擴展的解決方案可供汽車OEM和一級供應商使用，以加速其開發和創新。該軟體疊層可為複雜的使用案例提供優化的軟體和應用程式，例如自動導航、似於人類行為的高速公路駕駛，以及選擇模組化選項如感知、在地化、傳感器融合和行為計劃，協助提升日常駕駛的安全性與舒適度。Snapdragon Ride的軟體基礎架構支持共同容納客戶專屬疊層組件與Snapdragon Ride 自動疊層組件。 高通的整合式車用平台提升公司在車聯網、車載資訊娛樂系統、以及車內互聯領域的地位，訂單總值超過70億美元；而新發布的Snapdragon Ride預計將於2020年上半年可提供汽車製造商和一級供應商進行預開發。高通技術公司預計搭載Snapdragon Ride的車輛將在2023年量產。

軟體服務公司Tieto與意法半導體(ST)宣布，雙方正在合作開發可在意法半導體Telemaco3P平台上運作的汽車中控單元(Central Control-Unit，CCU)軟體。 Tieto汽車業務開發負責人Viet-Anh Pitaval表示，透過與ST合作，能夠幫助汽車OEM和一級供應商充分利用ST強大而安全的Telemaco3P平台。雙方將共同努力，加速汽車中控單元軟體的開發，同時實現各種新型的汽車加值服務。 加速汽車電動化和網路化的需求正推動汽車處理器具備更強大的處理能力，以及網路安全性。車商提出中控單元滿足聯網、數據隱私、安全性和無線更新的需求，爲此，意法半導體開發出Telemaco系列車用多核心處理器SoC(系統晶片)，及其相關的Telemaco3P模組化訊息服務處理平台(Modular Telematics Platform，MTP)，爲先進智慧駕駛應用原型開發提供一個開放的開發環境。安全可靠的Telemaco3P車用SoC是業界首款內嵌隔離式硬體安全模組的微處理器。該安全模組提供了實現ASIL-B認證系統所需的安全方法。 意法半導體汽車及離散産品部策略與汽車處理器事業部總經理Luca Rodeschini則表示，透過與Tieto軟體研發專家合作，ST能夠爲汽車客戶提供更大的技術支援，幫助開發部署具功能豐富的車載訊息處理和車用雲端解决方案及應用，以提升駕駛的安全性和便利性。 Tieto的軟體研發服務部和意法半導體正在開發以Telemaco3P為平台的車用中控單元軟體，以及下一代訊息服務處理解决方案。Tieto協助客戶整合系統、設計和開發各種安全智慧駕駛應用。這些應用將支援高輸出的無線聯網、無線韌體升級，以及車間通訊解决方案。 ST Telemaco3P MTP整合意法半導體汽車級多衛星系統GNSS Teseo定位晶片和慣性導航感測器，能夠直接連接CAN-FD、FlexRay、BroadR-Reach(100Base-T1)等車用匯流排和藍牙、Wi-Fi、LTE、V2X通訊等選配模組。 Tieto的軟體研發服務部爲電信、汽車、消費性電子和半導體等產業領域中的領先科技公司開發軟體，同時構建5G、聯網汽車、智慧裝置和雲端平台等下一代技術。

具備潔淨排放特點的電動車持續成為汽車產業的熱點，電動車全球出貨量早已超過百萬台，預計很快就可以飛躍千萬台，一般道路上電動車奔馳屢見不鮮，未來幾年電動車成長性依然居高不下。而其發展對產業鏈的成長也帶來強大的推力，電動車產業鏈涵蓋汽車製造廠、零件供應商及資通訊產業，除了車輛製造，後勤支援、維修保養與零組件產業鏈規模也同樣龐大。 與汽車的加油站一樣，未來電動車的後勤系統──充電，是整個產業接下來能否健康成長的關鍵之一，尤其快速充電系統的建置、充電效能的強化、電池管理系統的提升與充電規格的統一等。本活動剖析電動車快速充電系統發展趨勢，並深入探討電動車的快速充電/儲能、電源管理、等關鍵技術設計之道。 複合波充電技術活化電池效能 電動車的發展，與電池技術的推展關係密切，多年來鋰電池因為狀態相對穩定而且能量密度高，一直是二次電池的主流。但其在技術上還存在許多瓶頸，北科大車輛工程系教授黃國修(圖1)指出，鋰電池電容量容易衰退、電池循環壽命銳減、各電池芯衰退程度不同、電池溫度上升、電池模組存在問題電芯等，造成電池模組的續航力下降、使用年限降低、危險性提高並增加其他電池芯負荷等問題。 圖1　北科大車輛工程系教授黃國修指出，複合波充電技術可以活化電池芯內部結構，提升電容量，延長電池壽命。 因此，黃國修表示，在研究上希望未來能減少電動車電池使用量，並讓每個電池芯可以充分被使用，讓電池組的壽命更長。透過「複合波充電」技術，可以活化電池芯內部結構，提升電容量，延長電池壽命，以降低汰換成本；另外，複合波充電與大電流充電相同，但可用電量等同涓流充電量，縮短充電時間。複合波充電針對不同的鋰電池材料配方、製程及規格，使用連續波形，設計出最佳化充電波形。 黃國修強調，使用複合波充電的鋰電池組，可減緩電池老化速度、延長壽命，並擴大電池使用荷電狀態(State of Chare, SOC)的範圍，同時，讓電池充電時間縮短，但充入電量提升；充電時的電池溫度上升較少，提升充電效率；最佳化電池初始化的時間及SEI膜厚度，並活化再生老舊電池。一般而言，經過600次充放電循環的電池，經過複合波充電，還有95%的健康狀態(State Of Health,  SOH)。 支援充電後勤設施　    智慧電網當務之急 電動車日益普及，充/換電需求也日益提升，以供電系統的電網而言，過去是以單向傳輸為主，未來電動車電池也能扮演儲能的角色，大同智慧能源事業部總處長林常平(圖2)說，以後智慧電網電力輸送將從單向變成雙向，配電網的觀念與結構都需要重新調整。根據國際能源署(International Energy Agency, IEA)的資料，2017年全球電動車約300萬台，2018年成長到約510萬台，對傳統電網的輸配電壓力日益凸顯。 圖2　大同智慧能源事業部總處長林常平說，智慧電網電力輸送將從單向變成雙向，配電網的觀念與結構需要重新調整。 以充電設施與應用情境而言，林常平解釋，充電設備分為快充、慢充與儲能型充電設備；而應用情境上，公開場合如停車場、路邊充電埠(Roadside Charging Pole)，私人場合如社區或住宅花園等。當電動車充電需求越來越普遍，也可能衝擊現有的用電需求，而且有許多風險需要注意，如充電週期、電池安全性、充電管理等。 電力供應系統能否支援電動車充電需求，是電動車發展良窳的關鍵之一，林常平說明，加上電動車的充電，在一般的社區中，用電量首先會大幅提高，另外，過去半夜是用電谷底，加上電動車充電半夜可能成為社區用電高峰期，電網這類基礎建設必須要能支援。另外，過去發電是透過電廠，再將電力分配到家家戶戶，是屬於集中式發電與單向式供電架構；未來許多再生能源會加入發電網路，並提供儲電功能，供電與輸電會成為分散式架構，電力網路與供/輸電情況複雜應提升，電力調度與控制更為重要，需要創新的做法加以因應。 電池管理系統讓電池頭好壯壯 電動車電池模組可以說是整輛車最關鍵的零組件之一，二次電池尤其是鋰電池近年都呈現兩位數以上成長，致茂電子電力電子量測系統產品部副課長林信宏(圖3)提到，電動汽車電池組由多個電池串聯疊置而成，一個典型的電池組大約有96個電池，產生超過400V總電壓；汽車電源系統將電池包看作單個高壓電池進行充電與放電，但電池管理系統必須獨立監控每個電池的情況。電池管理系統，通常具有量測電池電壓的功能，防止或避免電池過放電、過充電、過溫度等異常狀況出現。 圖3　致茂電子電力電子量測系統產品部副課長林信宏提到，電池管理系統可以協助照顧電池健康並處理突發狀況。 電池管理系統其他的功能還包括：通訊、殘電量估測、健康度估測、異常警告、電池芯電壓狀態平衡、其他管控電路、異常保護、溫度量測等。林信宏強調，電池包的高壓安規監測相當重要，正常使用或碰撞後的安規監測都要執行，以保障使用者人身安全。另外，電池管理系統、電池包設計需考量模組性，維護量產需求與車輛診斷工具結合。 電池組最怕過熱起火燃燒，電池管理系統絕緣電阻是一種常見的安全防範設計，林信宏指出，當絕緣電阻產生異常時，須執行安全性原則，常用的絕緣電阻檢測方法包括有平衡電橋法、不平衡電橋法、低頻探測法等。平衡電橋檢測是通過檢測電壓，再加上給定的電阻R來算出，但當正、負絕緣都出現降低的情況下，檢測結果將與實際情況不符合。另外，為能更即時了解車輛故障問題，車廠也合作發展開放共通的診斷服務。 完善充電樁驗證有助打入區域市場 對於台灣的產業來說，電動車是打入國際汽車產業鏈的絕佳時機，充電樁系統可結合台灣專長的資通訊製造經驗，也是國內廠商相當有機會的切入點，不過因應各國家地區市場不同的法令/規範，產品驗證就變得更加重要。德國萊因商用與工業產品服務資深工程師黃谷坤(圖4)說，關於電動車充電樁的系統安全與性能驗證，主要依據兩個規範：IEC 61851-1與IEC 61851-23，61851-1規範了基本安全要求、EV充電樁性能驗證與其他應用，61851-23規範直流充電樁性能驗證與直流充電樁充電程序。 圖4　德國萊因商用與工業產品服務資深工程師黃谷坤說，電動車充電樁的系統安全與性能驗證，有助國內廠商進軍國際。 目前電動車充電有三大規格，分別是由豐田和日產等日本大型車廠主導的CHAdeMO、歐美八大汽車公司共同推動的SAE Combo，以及由特斯拉提出的Tesla Supercharger。黃谷坤表示，在車輛的充電孔部分，常見的有AC加DC的Combo形式，與一個CHAdeMO負責DC直流充電孔加一個AC Type1充電孔。 充電槍部分，AC充電分成Type 1的250V/32A、Type 2的480V/63A與Type 3的480V/63A，黃谷坤表示，以Type 1與Type 2較常見。而DC充電則有Type AA的600V/200A、Type...

創意電子(GUC)宣布採用ANSYS的解決方案來支援其良好技術、低耗能和嵌入式CPU的設計組合。 創意電子資深副總經理林景源表示，創意電子旨在提供客製化ASIC服務，協助具有前瞻性的系統和積體電路廠商提升其在市場的地位。隨著晶片製程愈來愈複雜，為確保產品的可靠度並降低其電源損耗，晶片在設計和驗證時，需模擬、運算的要件也逐漸增加。ANSYS的解決方案協助該公司降低這些複雜性，加速產品上市時程並減少開發成本。雙方合作是幫助客戶在IC市場獲得成功的奠基石。 為了提供能滿足當前創新科技企業所需具快速導入特性、能及時解決客戶問題並成功完成簽證的ASIC服務，GUC選擇採用ANSYS RedHawk-SC以支援客戶的重要需求。該解決方案能有效執行超過十億個節點大小的設計，並在兩天內完成全晶片(Full Chip)系統單晶片(Systems-on-chip, SoC)的電源完整性和可靠性簽證。 ANSYS半導體事業部副總裁暨總經理John Lee表示，做為客製化ASIC廠商，創意電子需要先進的解決方案以便獲得快速準確的成效。RedHawk-SC滿足市場對於解決多物理場挑戰的獨特需求，看到大量客戶正在部署RedHawk-SC，以實現最複雜的產品設計認證。 ANSYS RedHawk-SC以ANSYS SeaScape為基礎。ANSYS SeaScape為全球第一個用於電子系統設計與模擬的客製化設計大數據架構，具有高度的運算擴展性，可實現快速的設計疊代、增加解決方案的覆蓋範圍，並為全晶片SoC高級節點的簽證提供更高的準確性。ANSYS RedHawk-SC的可行性分析為設計人員提供重要判斷依據，可用於決定設計修復的優先順序，在幾分鐘內輕鬆查詢大型設計資料庫，進而完成快速除錯。高效率的硬體利用使解決方案平台非常適合高效能運算、人工智慧(AI)和資料庫中心的應用。

聯華電子日前表示，在使用USB2.0測試載具首次並成功通過矽驗證之後，正式宣布更先進的22奈米製程技術就緒。相較於一般的USB 2.0 PHY IP，用於驗證的USB測試載具所使用面積小，實際展現聯電22奈米製程成熟度。新的晶片設計可使用22奈米設計準則或遵循28奈米到22奈米的轉換流程(Porting Methodology)，無需更改現有的28奈米設計架構，因此客戶可放心地使用新的晶片設計或直接從28奈米移轉到更先進的22奈米製程。 聯華電子矽智財研發暨設計支援處陳元輝處長表示，聯電致力於提供晶圓專工特殊技術，並持續推出新的特殊製程技術，用以服務於5G、物聯網和車用的快速增長晶片市場。很高興能為客戶推出極具競爭力的22奈米製程技術，主要提昇性能、面積和易於設計的先進技術。 聯華電子的22奈米製程與原本的28奈米高介電係數/金屬柵極製程相比，優勢在縮減10％的晶粒面積、擁有更佳的功率效能比，以及強化射頻性能等特點。另外也提供與28奈米製程技術相容的設計規則和相同的光罩數的22奈米低功耗(22uLP)版本，以及22奈米低洩漏(22uLL)版本。此22uLP和22uLL所形成的組合，可支援1.0V至0.6V的電壓，協助客戶在系統單晶片(SoC)設計中同時享有兩種技術的優勢。22奈米製程平台擁有基礎元件IP支援，為市場上各種半導體應用，包括消費性電子的機上盒、數位電視、監視器、電源或漏電敏感的物聯網晶片(附帶藍牙或WiFi)和需要較長電池壽命可穿戴式產品的理想選擇。

貿澤電子(Mouser Electronics)宣布即將開始供應Qorvo的Active-Semi產品系列。 Qorvo創新射頻解決方案加入Active-Semi的產品後，旗下增加類比與混合訊號系統單晶片(SoC)的產品組合，適合用於工業、商業和消費型設備等終端應用的充電、供電和嵌入式數位控制系統。Qorvo電源管理產品包含功率應用微控制器、DC/DC、AC/DC、PMU和LED驅動器，可大幅縮減解決方案尺寸及成本並改善系統可靠性。 對於IDP現有市場，包括5G基地台、國防適用的主動相位陣列、汽車和物聯網等，電源效率逐漸成為電子應用中核心需求。本產品的可程式混合訊號電源解決方案能為客戶提供易用性、高效率和設計彈性，有助於縮小設計佔用面積，降低材料清單(BOM)成本並縮短上市時間。

聯華電子日前宣布與智原科技(Faraday Technology Corporation)推出基於聯電22奈米低功耗(ULP)與22奈米超低漏電(ULL)製程的基礎元件IP解決方案。該22ULP/ULL基礎元件IP已通過矽驗證，包含多重電壓標準元件庫、ECO元件庫、IO元件庫、PowerSlash低功耗控制套件及記憶體編譯器，可大幅降低晶片功耗，滿足新一代SoC設計需求。 智原科技研發協理簡丞星表示，智原透過與聯電長期合作及ASIC經驗，為客戶提供專業聯電製程IP選用服務。藉聯電技術推出新邏輯元件庫和記憶體編譯器IP，協助客戶藉成本優勢開發低功耗SoC，以布局物聯網、人工智慧、通訊及多媒體等新興應用。 聯電矽智財研發暨設計支援處林子惠處長亦表示，在許多應用中，SoC設計師都需針對各應用的節能解決方案。隨著智原在聯電可量產特殊製程上推出的解決方案，讓客戶可在平台上獲得設計支援，使用適用於物聯網及其他低功耗產品的平台。 針對低功耗SoC需求，智原基礎元件IP具備進階繞線架構，以及優化功率、性能和面積設計。相較28奈米技術，22奈米元件庫可在相同性能下減少10％晶片面積，或降低超過30％功耗。此外，該標準元件庫可於0.6V至1.0V廣域電壓下運作，亦支援SoC內Always-on電路維持低漏電；多元IO元件庫包括通用IO、多重電壓IO、RTC IO、OSC IO和類比ESD IO；記憶體編譯器具雙電源軌功能、多重省電模式、和讀寫輔助功能等特色。