- Advertisement -
首頁 標籤 Foveros

Foveros

- Advertisment -

推進摩爾定律 半導體先進封裝領風騷

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞,過去製程微縮是達成每兩年同樣單位面積中,塞入兩倍電晶體最主要的手段,然而製程微縮在近年也碰到物理極限瓶頸的挑戰,如何持續透過技術的演進改善積體電路的效能,成為半導體產業最重要的任務,「先進封裝」成為最近幾年提升晶片效能的重要技術,相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合,但目的同樣都是為了提升電晶體的集積度,從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術,到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出,2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%,相較非先進封測技術產值CAGR約2.4%,與整體封測業產值成長率約5%,成長動能相對突出,且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展,未來幾年5G與AI將引領科技應用發展的腳步,而半導體晶片製程走到3~5奈米,終端產品也要微型化與高度整合的晶片協助,須使用晶圓級封裝(Wafer Level Package, WLP)技術,如2.5D/3D IC、扇出型封裝(Fan-out Package)等,因應用領域或晶片類型不同會採用不同的技術,工研院產科國際所產業分析師楊啟鑫表示,主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較,概念接近2.5D IC,且成本可低於TSV 3D IC,因而逐漸受市場青睞。而在市場需求部分,扇出型封裝晶片具備薄型化與低功耗之優勢,故在產品應用上以可攜式裝置為大宗,預計2021年將消耗363萬片12吋晶圓,相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量,已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用,擴大製程基板的使用面積是最重要的手段,以12吋(300mm)晶圓來看,其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%,突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術,投入面板級扇出型封裝若能建立足夠的良率,將可以大幅降低成本,所以面板級扇出型封裝成為封測大廠2020年的發展重點,楊啟鑫指出,面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型,各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低,缺點為若低良率發生時將導致晶片損壞;後晶片的優勢在於可以製作高階晶片,大型且具高密度接腳,缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態,楊啟鑫說明,日月光積極布局扇出型封裝技術,除了自行開發之外,也與英飛凌(Infineon)及DECA的M-Series技術合作及授權,其他系列技術還包括:eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外,全球記憶體封測第一大廠力成,近年積極發展邏輯IC封測,從中低階邏輯IC封測跨入高階面板級扇出型封裝技術,開發各種型態的扇出型封裝技術,符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...
0

滿足分眾市場 IC異質整合技術百花齊放

人工智慧(AI)、車聯網、5G等應用相繼興起,且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能。同時,隨著應用市場更加的多元,每項產品的成本、性能和目標族群都不同,因此所需的異質整合技術也不全然相同,有的需要記憶體+邏輯晶片,而有的則需感測器+記憶體+邏輯晶片等,市場分眾化趨勢逐漸浮現。為此,IC代工、製造以及半導體設備業者也持續推出新的異質整合技術,以滿足市場需求。 成本/效能需求不同 異質整合走向分眾化 工研院電子與光電系統研究所所長吳志毅(圖1)表示,所謂的異質整合,廣義而言,就是將兩種不同的晶片,例如記憶體+邏輯晶片、光電+電子元件等,透過封裝、3D堆疊等技術整合在一起。換句話說,將兩種不同製程、不同性質的晶片整合在一起,都可稱為是異質整合。 圖1 工研院電子與光電系統研究所所長吳志毅表示,依產品性能、成本不同,異質整合將走向分眾化。 異質整合是目前半導體產業熱門議題,也有許多業者投入發展,進而市場上有著許多解決方案。對此,吳志毅說明,在異質整合發展上,各家廠商著重的市場和技術都不一樣,因而會衍生出許多種整合方式,例如有所謂的2.5D、3D或是採用封裝的方式。然而,不論是何種技術,其核心價值都是將兩種完全不同的晶片整合成一個,這便是異質整合的概念;換個例子來說,要將兩樣物品黏在一起,可以選擇膠水、膠帶或強力膠等,有很多種方式,異質整合便是同樣的道理,端看業者的市場和成本考量人選擇要用何種整合技術。 吳志毅補充,半導體技術著重的永遠都是成本和效能。部分業者之所以會發展3D整合方案,主要原因是3D IC具有更好的效能,但相對的3D IC的成本也較高,因此適用於高階產品市場,例如AI晶片。至於原有的2.5D整合技術,並非3D IC問世之後就沒有市場,2.5D IC的性能雖然不比3D IC,但相對的成本也較低,適用於有成本考量的企業或產品。 吳志毅說,換個方式譬喻,當7奈米製程出現後,不代表所有產品都會轉成7奈米,像是14、16、28奈米,甚至是90奈米,都還有其市場,業者會依應用市場、產品設計需求和成本,選擇所需的製程技術,而異質整合也是同樣,業者會根據所需的產品性價比、效能以及市場,選擇最適合的異質整合技術。也因此,未來異質整合勢必將會出現市場分眾化的趨勢。 吳志毅認為,這對於晶圓代工廠,或是晶片製造商等也是一個新的機會。現今半導體產業只剩三家業者(台積電、三星、英特爾)能繼續推進摩爾定律(製程微縮化),而其他業者如聯電、格芯是否就沒有其他發展空間?並非如此,異質整合便是一個新的機會。這些晶圓代工、IC設計或者是封裝業者不一定要發展更先進的製程,但是卻可以透過異質整合,將原本不同性質的晶片整合成體積小、高性能的晶片,實現更多創新應用。 IC代工/製造/設備商全體動員 上述提到,異質整合為半導體產業發展帶來新契機,同時因應多元的應用市場,異質整合日後將朝分眾化發展,為此,晶圓代工業者、晶片商或是半導體設備商皆積極投入發展,各式解決方案也紛紛亮相。 英特爾再推三大封裝新技術 英特爾(Intel)日前展出先進封裝技術並推出了一系列全新基礎工具,包括將EMIB和Foveros技術相互結合的創新應用,以及全新的全方位互連(Omni-Directional Interconnect, ODI)技術。 英特爾指出,晶片封裝在電子供應鏈中看似不起眼,卻一直發揮關鍵作用,而隨著電子產業正在邁向以資料為中心的時代,先進封裝將比過去發揮更重大的作用。封裝不僅僅是製造過程的最後一步,同時也正成為產品創新的催化劑。先進的封裝技術能夠整合多種製程的運算引擎,將大幅提高產品性能,同時又可縮小面積,並對系統架構進行全面改造。為此,英特爾分享三項全新技術,分別為Co-EMIB、ODI和MDIO。Co-EMIB能連接更高的運算性能和能力,並能夠讓兩個或多個Foveros元件互連,設計人員還能夠以非常高的頻寬和非常低的功耗連接模擬器、記憶體和其他模組。 ODI技術則為封裝中小晶片之間的全方位互連通訊提供了更大的靈活性。頂部晶片可以像EMIB技術一樣與其他小晶片進行通訊,同時還可以像Foveros技術一樣,通過矽通孔(TSV)與下面的底部裸片進行垂直通訊。同時,該技術還利用大的垂直通孔直接從封裝基板向頂部裸片供電,這種大通孔比傳統的矽通孔大得多,其電阻更低,因而可提供更穩定的電力傳輸;並透過堆疊實現更高頻寬和更低延遲。此一方法減少基底晶片中所需的矽通孔數量,為主動元件釋放了更多的面積,優化裸片尺寸。 至於MDIO技術為基於其高級介面匯流排(AIB)實體層互連技術,支援對小晶片IP模組庫的模組化系統設計,能提供更高能效,實現AIB技術兩倍以上的回應速度和頻寬密度。 格芯/台積紛推3D方案 為搶搭異質整合浪潮,晶圓代工業者格芯(GlobalFoundries)近期宣布旗下基於Arm架構的高密度3D測試晶片已成功投片生產,可滿足資料中心、邊緣運算和高階消費性電子產品應用的需求。 據悉,此款晶片可提升AI、機器學習(ML)和高階消費性電子及無線解決方案等的運算系統性能與效能,其採用該公司12nm Leading-Performance(12LP)FinFET製程製造,並運用Arm 3D網狀互連技術,讓資料數據更直接地傳輸至其他內核,達到延遲最小化,提高資料傳輸速率,滿足資料中心、邊緣運算和高階消費性電子產品應用的需求。 此外,兩公司還驗證一種3D可測試設計(Design-for-Test, DFT)方法,使用格芯的混合式晶圓對晶圓接合,每平方公厘多達100萬個3D連接,拓展12nm設計在未來的應用。 格芯發言人表示,3D可測試設計方法為屬於異質整合技術,該公司和Arm共同驗證了此一測試設計方法,使用混合式晶圓對晶圓接合,使得每平方公厘的3D連接數多達100萬個。用於3D IC的DFT架構實現了各種晶片的模組測試方法,其中具有嵌入式IP核心、基於穿透矽通孔的晶粒間互連和外部I/O可作為獨立的單元進行測試,進而可靈活優化的3D IC測試流程。DFT是一項能夠採用3D技術的重要測試設計方法,而3D DFT架構具備支持板級互連測試的特色;該公司的差異化F2F晶圓鍵合技術為工程設計人員提供了異構邏輯和邏輯/記憶體整合。 格芯發言人說明,3D晶圓架構具有減少線長的本質能力,是減輕下一代微型處理器設計中互連問題的最有潛力的解決方案之一;而3D技術和異質整合功能為新設計方法提供了低延遲、高頻寬的優勢。對於異質整合來說,雖然沒有其餘的技術層面挑戰,但針對規劃、執行和驗證2.5D和3D IC的設計工具、薄晶圓處理技術、熱管理和測試等,這些製程仍需要更好的解決方案。 由於目前異質整合生態系統成熟緩慢,主要的挑戰在於單位成本高昂、低產量和實行風險,業界正在努力降低製程成本並簡化整個產業合作。未來格芯會與所有主要EDA合作夥伴密切合作,將3D IC放置在庫中,然後使用晶圓對晶圓鍵合進行組裝,使複雜的晶圓設計和組裝成果更快且更低成本。 另一方面,繼整合型扇出(InFO)和CoWoS封裝技術後,台積電也於之前發表的「3D多晶片與系統整合晶片(SoIC)的整合」論文中,揭露了完整的3D整合技術。此項系統整合晶片解決方案將不同尺寸、製程技術,以及材料的已知良好裸晶直接堆疊在一起。 論文中提到,相較於傳統使用微凸塊(Micro-bumps)的3D積體電路解決方案,此一系統整合晶片的凸塊密度與速度高出數倍,同時大幅減少功耗。此外,系統整合晶片是前段製程整合解決方案,在封裝之前連結兩個或更多的裸晶;因此,系統整合晶片組能夠利用該公司的InFO或CoWoS的後端先進封裝技術來進一步整合其他晶片,打造一個強大的「3D×3D」系統級解決方案。 台積電全球營銷主管Godfrey Cheng於部落格上指出,該公司可透過先進的封裝技術,包括基於矽製程的中介層(Interposer)或扇出製程的小晶片(Chiplet)等方法,將記憶體及邏輯晶片核心緊密整合,未來還能夠將晶圓及晶圓堆疊,提供客戶更好的晶片密度及效能。 實現異質整合 EVG/Lam各有解方 除了晶圓代工、IC製造業者積極發展異質整合技術外,半導體設備商也不落人後。EVG亞太區業務總監Thorsten Matthias(圖2)表示,如今許多新元件因無法突破技術或成本上的關卡,想要從傳統元件微縮和從系統單晶片架構下手以提升效能,已不再是可行的選項。而隨著現今許多技術領先的製造廠藉由投入影像感測器製造及矽穿孔晶圓級封裝,在異質整合方面已累積數年與數百萬片晶圓製造的經驗,使得異質整合成為半導體製造的另一項利器。 圖2 EVG亞太區業務總監Thorsten Matthias表示,異質整合的各項優點與好處已廣受業界認可。 Matthias指出,異質整合的各項優點與好處多年來已廣受業界認可,包括降低設計與測試的複雜度、縮短上市時程及降低成本;異質整合也顛覆許多層面,包括設計、架構、製程技術及整個供應鏈和從晶圓委外到封裝測試(OSAT)產業生態系統。 然而,要實現異質整合也非是一蹴可幾,需要新技術、新電晶體架構和材料等,像是薄膜轉移(Layer...
0

3D封裝/GPU/CPU架構盡現 Intel六大領域戰略力拓市場

英特爾(Intel)日前舉辦「架構日」(Architecture Day 2018)活動,除了於會中展示多樣基於10奈米系統,用於PC,數據中心和網路的解決方案之外,更於會中宣布未來將聚焦於六個工程領域的技術策略,分別為先進製程和封裝、加速AI和繪圖的新架構、超快速記憶體技術、高頻寬網路晶片互聯、嵌入式安全功能,以及統一/簡化編程;期能透過這些技術為更加多元化的運算時代奠定基礎,強化英特爾的創新及市場領導力度,並擴大潛在市場商機。 Intel核心與視覺計算高級副總裁Raja Kodur表示,運算技術在過去十年中發生了巨大的變化,數據生成的速度不停加快,因而可看見未來對於運算的龐大需求,使得這些運算架構快速發展並以指數的方式擴張。而該公司有著大膽的工程願景,期望在未來五年能夠在10毫秒內為每個人提供10 Petaflops的運算和10 PB的數據,而這六大工程領域技術將是實現此一目標的關鍵。 會中英特爾也說針對幾項亮點技術進行說明,首先是全新3D封裝技術「Foveros」。繼2018年推出嵌入式多晶片互連橋接(EMIB)2D封裝技術後,英特爾也於今年發布名為「Foveros」的全新3D封裝技術,其具備3D堆疊的優勢,可實現邏輯對邏輯(Logic-on-logic)的整合。 據悉,Foveros可將晶片堆疊從傳統的被動矽中介層(Passive Interposer)和堆疊記憶體擴展到高效能邏輯,如CPU、繪圖和AI處理器,為結合高效能、高密度和低功耗晶片製程技術的裝置和系統奠定基礎。 同時由於設計人員希望能在新的裝置設計中混合和匹配(Mix and Match)技術IP模組與各種記憶體及I/O元件,因此該技術提供更大的彈性,允許將產品分解成更小的「小晶片」(Chiplet);I/O,SRAM和電源傳輸電路等可建置於底層晶片(Base Die)中,高效能邏輯晶片則堆疊其上。英特爾預計將於2019年下半年使用Foveros技術推出一系列產品。 此外,英特爾也展示了次世代CPU微架構「Sunny Cove」。該架構可提高一般運算任務的單一時脈效能和功耗效率,包含加速AI和加密等特殊用途運算任務的新功能;且可以減少延遲並促進高流量,提供更大的平行運作能力,進一步改善從遊戲到媒體到資料導向應用程式等領域的體驗。Sunny Cove將成為2019年稍晚推出的伺服器Xeon及PC客戶端Core處理器的基礎。 值得一提的是,英特爾也於會中宣布推出全新Gen11整合式繪圖晶片,配備64個增強型執行單元,浮點運算性能超過1 TFLOPS,並採用最新媒體編碼器和解碼器。英特爾也於會中重申將在2020年前推出首款獨立繪圖晶片的計畫,並表示從2019年開始,以10奈米為基礎的處理器將採用新的整合式繪圖晶片。 除了上述之外,英特爾也於活動上說明Optane技術進展、新的One API軟體以及深度學習參考堆疊等內容。Raja Kodur指出,運算需求的不停成長,使得該公司有機會以前所未有的方式進行改變,隨著我們為客戶,邊緣和雲運算環境推動一波又一波的創新,累積了各種差異化的技術,未來將能夠在這六大領域中持續發揮作用,為各種創新應用奠定基礎。
0
- Advertisement -
- Advertisement -

最新文章

- Advertisement -

熱門文章

- Advertisement -

編輯推薦

- Advertisement -