人工智慧(AI)、車聯網、5G等應用相繼興起，且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片，在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下，異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能。同時，隨著應用市場更加的多元，每項產品的成本、性能和目標族群都不同，因此所需的異質整合技術也不全然相同，有的需要記憶體+邏輯晶片，而有的則需感測器+記憶體+邏輯晶片等，市場分眾化趨勢逐漸浮現。為此，IC代工、製造以及半導體設備業者也持續推出新的異質整合技術，以滿足市場需求。
成本/效能需求不同 異質整合走向分眾化
工研院電子與光電系統研究所所長吳志毅(圖1)表示，所謂的異質整合，廣義而言，就是將兩種不同的晶片，例如記憶體+邏輯晶片、光電+電子元件等，透過封裝、3D堆疊等技術整合在一起。換句話說，將兩種不同製程、不同性質的晶片整合在一起，都可稱為是異質整合。
異質整合是目前半導體產業熱門議題，也有許多業者投入發展，進而市場上有著許多解決方案。對此，吳志毅說明，在異質整合發展上，各家廠商著重的市場和技術都不一樣，因而會衍生出許多種整合方式，例如有所謂的2.5D、3D或是採用封裝的方式。然而，不論是何種技術，其核心價值都是將兩種完全不同的晶片整合成一個，這便是異質整合的概念；換個例子來說，要將兩樣物品黏在一起，可以選擇膠水、膠帶或強力膠等，有很多種方式，異質整合便是同樣的道理，端看業者的市場和成本考量人選擇要用何種整合技術。
吳志毅補充，半導體技術著重的永遠都是成本和效能。部分業者之所以會發展3D整合方案，主要原因是3D IC具有更好的效能，但相對的3D IC的成本也較高，因此適用於高階產品市場，例如AI晶片。至於原有的2.5D整合技術，並非3D IC問世之後就沒有市場，2.5D IC的性能雖然不比3D IC，但相對的成本也較低，適用於有成本考量的企業或產品。
吳志毅說，換個方式譬喻，當7奈米製程出現後，不代表所有產品都會轉成7奈米，像是14、16、28奈米，甚至是90奈米，都還有其市場，業者會依應用市場、產品設計需求和成本，選擇所需的製程技術，而異質整合也是同樣，業者會根據所需的產品性價比、效能以及市場，選擇最適合的異質整合技術。也因此，未來異質整合勢必將會出現市場分眾化的趨勢。
吳志毅認為，這對於晶圓代工廠，或是晶片製造商等也是一個新的機會。現今半導體產業只剩三家業者(台積電、三星、英特爾)能繼續推進摩爾定律(製程微縮化)，而其他業者如聯電、格芯是否就沒有其他發展空間？並非如此，異質整合便是一個新的機會。這些晶圓代工、IC設計或者是封裝業者不一定要發展更先進的製程，但是卻可以透過異質整合，將原本不同性質的晶片整合成體積小、高性能的晶片，實現更多創新應用。
IC代工/製造/設備商全體動員
上述提到，異質整合為半導體產業發展帶來新契機，同時因應多元的應用市場，異質整合日後將朝分眾化發展，為此，晶圓代工業者、晶片商或是半導體設備商皆積極投入發展，各式解決方案也紛紛亮相。
英特爾再推三大封裝新技術
英特爾(Intel)日前展出先進封裝技術並推出了一系列全新基礎工具，包括將EMIB和Foveros技術相互結合的創新應用，以及全新的全方位互連(Omni-Directional Interconnect, ODI)技術。
英特爾指出，晶片封裝在電子供應鏈中看似不起眼，卻一直發揮關鍵作用，而隨著電子產業正在邁向以資料為中心的時代，先進封裝將比過去發揮更重大的作用。封裝不僅僅是製造過程的最後一步，同時也正成為產品創新的催化劑。先進的封裝技術能夠整合多種製程的運算引擎，將大幅提高產品性能，同時又可縮小面積，並對系統架構進行全面改造。為此，英特爾分享三項全新技術，分別為Co-EMIB、ODI和MDIO。Co-EMIB能連接更高的運算性能和能力，並能夠讓兩個或多個Foveros元件互連，設計人員還能夠以非常高的頻寬和非常低的功耗連接模擬器、記憶體和其他模組。
ODI技術則為封裝中小晶片之間的全方位互連通訊提供了更大的靈活性。頂部晶片可以像EMIB技術一樣與其他小晶片進行通訊，同時還可以像Foveros技術一樣，通過矽通孔(TSV)與下面的底部裸片進行垂直通訊。同時，該技術還利用大的垂直通孔直接從封裝基板向頂部裸片供電，這種大通孔比傳統的矽通孔大得多，其電阻更低，因而可提供更穩定的電力傳輸；並透過堆疊實現更高頻寬和更低延遲。此一方法減少基底晶片中所需的矽通孔數量，為主動元件釋放了更多的面積，優化裸片尺寸。
至於MDIO技術為基於其高級介面匯流排(AIB)實體層互連技術，支援對小晶片IP模組庫的模組化系統設計，能提供更高能效，實現AIB技術兩倍以上的回應速度和頻寬密度。
格芯/台積紛推3D方案
為搶搭異質整合浪潮，晶圓代工業者格芯(GlobalFoundries)近期宣布旗下基於Arm架構的高密度3D測試晶片已成功投片生產，可滿足資料中心、邊緣運算和高階消費性電子產品應用的需求。
據悉，此款晶片可提升AI、機器學習(ML)和高階消費性電子及無線解決方案等的運算系統性能與效能，其採用該公司12nm Leading-Performance(12LP)FinFET製程製造，並運用Arm 3D網狀互連技術，讓資料數據更直接地傳輸至其他內核，達到延遲最小化，提高資料傳輸速率，滿足資料中心、邊緣運算和高階消費性電子產品應用的需求。
此外，兩公司還驗證一種3D可測試設計(Design-for-Test, DFT)方法，使用格芯的混合式晶圓對晶圓接合，每平方公厘多達100萬個3D連接，拓展12nm設計在未來的應用。
格芯發言人表示，3D可測試設計方法為屬於異質整合技術，該公司和Arm共同驗證了此一測試設計方法，使用混合式晶圓對晶圓接合，使得每平方公厘的3D連接數多達100萬個。用於3D IC的DFT架構實現了各種晶片的模組測試方法，其中具有嵌入式IP核心、基於穿透矽通孔的晶粒間互連和外部I/O可作為獨立的單元進行測試，進而可靈活優化的3D IC測試流程。DFT是一項能夠採用3D技術的重要測試設計方法，而3D DFT架構具備支持板級互連測試的特色；該公司的差異化F2F晶圓鍵合技術為工程設計人員提供了異構邏輯和邏輯/記憶體整合。
格芯發言人說明，3D晶圓架構具有減少線長的本質能力，是減輕下一代微型處理器設計中互連問題的最有潛力的解決方案之一；而3D技術和異質整合功能為新設計方法提供了低延遲、高頻寬的優勢。對於異質整合來說，雖然沒有其餘的技術層面挑戰，但針對規劃、執行和驗證2.5D和3D IC的設計工具、薄晶圓處理技術、熱管理和測試等，這些製程仍需要更好的解決方案。
由於目前異質整合生態系統成熟緩慢，主要的挑戰在於單位成本高昂、低產量和實行風險，業界正在努力降低製程成本並簡化整個產業合作。未來格芯會與所有主要EDA合作夥伴密切合作，將3D IC放置在庫中，然後使用晶圓對晶圓鍵合進行組裝，使複雜的晶圓設計和組裝成果更快且更低成本。
另一方面，繼整合型扇出(InFO)和CoWoS封裝技術後，台積電也於之前發表的「3D多晶片與系統整合晶片(SoIC)的整合」論文中，揭露了完整的3D整合技術。此項系統整合晶片解決方案將不同尺寸、製程技術，以及材料的已知良好裸晶直接堆疊在一起。
論文中提到，相較於傳統使用微凸塊(Micro-bumps)的3D積體電路解決方案，此一系統整合晶片的凸塊密度與速度高出數倍，同時大幅減少功耗。此外，系統整合晶片是前段製程整合解決方案，在封裝之前連結兩個或更多的裸晶；因此，系統整合晶片組能夠利用該公司的InFO或CoWoS的後端先進封裝技術來進一步整合其他晶片，打造一個強大的「3D×3D」系統級解決方案。
台積電全球營銷主管Godfrey Cheng於部落格上指出，該公司可透過先進的封裝技術，包括基於矽製程的中介層(Interposer)或扇出製程的小晶片(Chiplet)等方法，將記憶體及邏輯晶片核心緊密整合，未來還能夠將晶圓及晶圓堆疊，提供客戶更好的晶片密度及效能。
實現異質整合 EVG/Lam各有解方
除了晶圓代工、IC製造業者積極發展異質整合技術外，半導體設備商也不落人後。EVG亞太區業務總監Thorsten Matthias(圖2)表示，如今許多新元件因無法突破技術或成本上的關卡，想要從傳統元件微縮和從系統單晶片架構下手以提升效能，已不再是可行的選項。而隨著現今許多技術領先的製造廠藉由投入影像感測器製造及矽穿孔晶圓級封裝，在異質整合方面已累積數年與數百萬片晶圓製造的經驗，使得異質整合成為半導體製造的另一項利器。
Matthias指出，異質整合的各項優點與好處多年來已廣受業界認可，包括降低設計與測試的複雜度、縮短上市時程及降低成本；異質整合也顛覆許多層面，包括設計、架構、製程技術及整個供應鏈和從晶圓委外到封裝測試(OSAT)產業生態系統。
然而，要實現異質整合也非是一蹴可幾，需要新技術、新電晶體架構和材料等，像是薄膜轉移(Layer Transfer)製程與工程基板都是促成邏輯微縮的技術，在元件效能、功能性及功耗皆帶來顯著提升；另外運用電漿活化進行直接晶圓接合已是經過驗證的解決方案，能對不同種類的材料、高品質工程基板及薄矽晶層轉移應用等進行異質整合。
為此，EVG推出全新的BONDSCALE熔融接合自動化生產系統，因應業界對於工程基板及薄膜轉移製程技術持續成長的需求，持續推動新一代邏輯與記憶體元件在效能、功耗及空間微縮等方面的進展。
Matthias說明，過去的重大挑戰是異質整合是否可行，而現在的問題則是異質整合在特定系統上是否為最好的作法。由於這是一項很新的技術，該公司觀察到很陡峭的學習曲線，同時在製程技術、設計及測試等各方面看到迅速的進展。尤其是在晶圓接合領域，該公司持續將晶圓對晶圓對準精度技術推向極限。
因此，EVG在晶圓接合方面提供兩種不同的平台，除了上述所提的BONDSCALE主要著重於工程基板接合及薄膜轉移製程外，另一項產品「GEMINI FB XT」則支援需要更高對準精度的應用，像是記憶體堆疊、3D系統單晶片(SoC)、背照式CMOS影像感測器堆疊及晶片分割；另外專為熔融接合與混合晶圓接合開發的SmartView NT3對準機提供晶圓對晶圓50奈米以下的對準精度。
另一方面，科林研發(Lam Research)副總裁Yang Pan也指出，異質整合的吸引力將持續增加，以滿足各種AI和5G晶片的要求。隨著單片矽晶片(Monolithic Silicon)成本的增加，必須透過先進的封裝解決方案，混合或是匹配各種製程的IP Blocks，以達到單片矽晶片的性能。同時，新的深度學習架構對於訓練或推論應用程序有著更高的儲存頻寬需求，為此衍生出高頻寬儲存記憶體(HBM)，以實現更高頻寬、更小尺寸、更低功耗。另外，未來採用5G技術時須針對封裝架構進行不同改變，而異質整合將會在天線+射頻元件等多種組合產品性能上發揮關鍵作用。
目前不同的公司正在尋求各種異質整合的方式，像是Fan-out on Substrate、 Chiplets、3D structures with TSVs或是Direct Bond Interconnect等，這些解決方案最終將取決市場需求。然而，不論是何種技術，要成功實現異質整合的主要挑戰不外乎包括新架構的設計、晶片和封裝方案的協同設計等；另外，異質整合也帶來一些新的測試挑戰，例如探測精細間距和測試覆蓋率而不觸及微凸塊等。
為此，Lam Research也憑藉其高效的蝕刻和沈積產品，來滿足新興先進封裝的要求。例如SABRE 3D電鍍解決方案可為晶圓級封裝和TSV應用提供高效的均勻性和經濟價值；而Lam Syndion蝕刻工具則透過提供穩定的蝕刻深度和大批量生產所需的填充能力，為TSV市場提供技術和競爭優勢。
綜上所述，半導體設計除持續朝微縮製程邁進之外，異質整合也成為下一波IC晶片創新動能；而隨著應用產品所需的性價比、效能都不盡相同，異質整合開始浮現分眾化的趨勢，半導體產業也因而更積極研發新一代異質整合技術，以滿足更多創新應用。
