異質整合
異質整合大行其道 Chiplet再造半導體產業鏈
半導體技術發展越來越成熟,但追求效能提升的腳步卻從來沒有稍停,半導體晶片整合技術進入異質整合(Heterogeneous Integration)世代,各種晶片電路設計與封裝層級的整合技術希望能延續摩爾定律的規律,加上人工智慧(AI)、5G與高效能運算(HPC)等應用對於半導體效能提升的需求,也持續推動晶片技術的改善,近期在小晶片(Chiplet)設計架構的發展之下,也帶動新一波的晶片整合技術發展。
Chiplet並不是全新的IC設計概念,過去系統單晶片(System on Chip, SoC)與系統級封裝(System in Package, SiP)都與小晶片概念有關,隨著半導體製程的發展,電路微縮的代價越來越高,如果要將一個SoC裡面的所有電路都用相同製程或相同材料進行整合,「卡關」的可能性也會提高,可能在良率或成本上付出重大代價。Chiplet的彈性架構,整合不同製程或不同材料的裸晶(Die)電路,再透過更有效率的封裝技術,不僅避開製程瓶頸,也可以在效能與成本上取得最佳解,帶動IC設計、製造、封測廠商的全面投入。
新興應用推動半導體異質整合發展
儘管異質整合技術已經問世多年,但是該技術的應用在過去兩年中急速成長,以滿足功能更加複雜和功耗不斷降低的需求,KLA資深行銷總監Stephen Hiebert表示,異質整合允許IC製造商在單個封裝中堆疊更多的裸晶,以提高電晶體的密度,將各種不同技術和功能的晶片組合在一起,可以實現強大的功能,這些變化影響了封裝的最終設計和封裝內部的晶片組裝,其中包括2.5D和3D晶片堆疊以及扇出型封裝等技術。
另外,幾種異質整合平台例如高密度扇出型封裝、矽中介層(Interposer)和直接接合解決方案,在消費性和入門級應用中都越來越受歡迎。科林研發(Lam Research)Managing Director Manish Ranjan(圖1)表示,隨著功能要求和外形因素的增加,高階封裝解決方案在支援下一代消費性裝置方面發揮重要作用,對諸如AI和ML這類新興應用程式的性能要求,亦推動對提高記憶體頻寬和增加使用高頻寬記憶體的需求,預計在未來幾年內,晶片的發展將更強調低功耗、增加製造靈活性以及加速上市時間。
圖1 Lam Research Managing Director Manish Ranjan
Chiplet的影響不僅在晶片設計方面,工研院資通所所長闕志克(圖2)坦言,小晶片的發展將影響半導體的產業生態,過去IC設計業者發展一個完整的產品,除了自身專長的IP之外,要透過IP授權導入其他功能性的電路,所以在晶片設計階段需要支付一次性工程費用(Non-recurring Engineering, NRE),投片量產後又需要依出貨量支付授權金(Royalty)等兩筆費用。Chiplet則是直接買製造好的裸晶,所以少了NRE或授權費(License Fee)這種早期開發成本,有助於小型IC設計公司的生存。
圖2 工研院資通所所長闕志克
Chiplet解構並重組半導體產業鏈
ISSCC一直以來都是積體電路新技術的指標,2020年有多篇論文都以Chiplet為討論主題,其話題性可見一斑。Chiplet有兩項關鍵問題需要解決,一是如何將各個小晶片連接起來,透過封裝技術將不同製程甚至不同材料的裸晶連接;另一個則是如何去劃分、定義這些小晶片的功能、介面、互聯協定等。Chiplet需要解決的挑戰包括:生態系統成熟度、技術和架構劃分、晶片介面、可測試性、3D CAD流程等。
Chiplet為什麼重要?透過將曾經整合的晶片分成獨立的功能區塊,讓廠商解構並重新思考如何從晶片架構的重組提升效能,以AMD的設計為例,I/O模組和DRAM通道使用格羅方德(GLOBALFOUNDRIES)的14nm製程,而包含CPU核心邏輯電路和L3高速暫存,則採用台積電的7nm或更先進的製程。在7nm之前,Chiplet的價值不高,因為保持整個晶片的統一性比將其拆分更有價值,進入先進製程之後,邏輯電路可以持續微縮,除了提高電晶體集積度之外,也可以降低功耗,但I/O模組使用14nm則可能最具成本與效能優勢。
ISSCC 2020的Chiplet研究從單純的封裝技術、介面電路逐漸開始從製程到架構優化設計研究發展,代表Chiplet技術已經逐漸成熟。闕志克認為,Chiplet對半導體產業更廣泛的意義在於,半導體現有產業鏈將因此產生解構與重組,更多小型IC設計公司有能力投入產業,晶圓廠或可以屯貨、交易的中間商將創造新價值。對於IC設計公司而言,Chiplet提供更多在製程微縮之外,嘗試新材料和製程的組合,以提升晶片效能或電源效率。
台灣半導體產業投入Chiplet有勝算
台灣有許多中小型IC設計公司,闕志克說,先進半導體製程帶來的高成本,對於規模不大的IC設計廠商造成強大的成本負擔,因此TSMC的先進製程產能長期已來都以服務大型晶片公司為主;透過Chiplet IC設計公司可以更專注在自己專長的IP,將這部分電路設計到最好,並交易需要的功能裸晶,有實際出貨再支付相關費用,投片成本大幅降低,更有機會使用先進製程,有助於中小型或新創IC設計公司的發展。
台灣半導體產業鏈本來就很完整,垂直分工的模式也很適合Chiplet的發展,闕志克表示,目前的產業結構還需要做些調整,但相對各國的半導體產業現況,台灣發展Chiplet最有條件,也更容易成功。SoC與Chiplet的重點一樣都是整合,不一樣的是SoC是在電路層面進行整合,Chiplet則將整合工作移到封裝階段,所以封測廠的角色將越來越重要。
隨著封裝內的晶片數量不斷增加,封裝的整體價值也隨之提高,Know...
推進摩爾定律 半導體先進封裝領風騷
半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞,過去製程微縮是達成每兩年同樣單位面積中,塞入兩倍電晶體最主要的手段,然而製程微縮在近年也碰到物理極限瓶頸的挑戰,如何持續透過技術的演進改善積體電路的效能,成為半導體產業最重要的任務,「先進封裝」成為最近幾年提升晶片效能的重要技術,相關技術受市場重視程度也水漲船高。
半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合,但目的同樣都是為了提升電晶體的集積度,從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術,到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。
先進封裝成長動能強勁
先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出,2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%,相較非先進封測技術產值CAGR約2.4%,與整體封測業產值成長率約5%,成長動能相對突出,且2024年先進封測產值與其他產值比重將進一步縮小。
隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展,未來幾年5G與AI將引領科技應用發展的腳步,而半導體晶片製程走到3~5奈米,終端產品也要微型化與高度整合的晶片協助,須使用晶圓級封裝(Wafer Level Package, WLP)技術,如2.5D/3D IC、扇出型封裝(Fan-out Package)等,因應用領域或晶片類型不同會採用不同的技術,工研院產科國際所產業分析師楊啟鑫表示,主要目的就是提升效能與降低成本。
扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較,概念接近2.5D IC,且成本可低於TSV 3D IC,因而逐漸受市場青睞。而在市場需求部分,扇出型封裝晶片具備薄型化與低功耗之優勢,故在產品應用上以可攜式裝置為大宗,預計2021年將消耗363萬片12吋晶圓,相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量,已大幅成長約11倍。
而扇出型封裝若要能持續降低製作成本以增加應用,擴大製程基板的使用面積是最重要的手段,以12吋(300mm)晶圓來看,其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%,突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術,投入面板級扇出型封裝若能建立足夠的良率,將可以大幅降低成本,所以面板級扇出型封裝成為封測大廠2020年的發展重點,楊啟鑫指出,面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型,各廠也有自己的發展重點。
面板級扇出型封裝成兵家必爭之地
先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低,缺點為若低良率發生時將導致晶片損壞;後晶片的優勢在於可以製作高階晶片,大型且具高密度接腳,缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態,楊啟鑫說明,日月光積極布局扇出型封裝技術,除了自行開發之外,也與英飛凌(Infineon)及DECA的M-Series技術合作及授權,其他系列技術還包括:eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。
另外,全球記憶體封測第一大廠力成,近年積極發展邏輯IC封測,從中低階邏輯IC封測跨入高階面板級扇出型封裝技術,開發各種型態的扇出型封裝技術,符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...
三大應用領域需求看漲 半導體異質整合勢不可擋
觀察這些應用領域需求可發現,若將晶片需求分為小體積、低延遲、低成本、高效能、低功耗等五大需求,對於半導體晶片的功能與規格皆不相同,如穿戴裝置主要著重在小體積、低功耗、低成本等需求,對於效能及延遲性要求相對較低;資料中心則為了因應高速運算的需求,因此較著重在高效能、低延遲的快速反應能力。
資策會MIC產業分析師黃馨
手機/醫材/自駕車 晶片需求大不同
針對上述所提到的五大晶片需求,以下將以手機、智慧醫療器材及自駕車等三個應用領域產品作為舉例,透過這三大應用領域的需求剖析,可發現未來晶片的發展不僅將朝向更多元件的整合,且隨著產業需求的不同,未來晶片將朝向客製化的走向發展。
手機著重RF模組整合
為因應不同通訊階段的頻譜要求,手機內整合的元件也有所不同,特別是在RF射頻模組的整合。RF前端模組主要包含功率放大器(PA)、低雜訊放大器(LNA)、濾波器、開關和被動元件等,讓訊號能夠在不同頻率下進行收發。隨著未來頻段的要求變多,RF模組除了需要有更高的整合度外,未來面對5G毫米波的興起,為了滿足高頻寬、低延遲及大量連線等需求,天線和RF模組必須整合,也因此未來通訊相關模組的元件整合將變得更加多元且大量。
醫療影像器材體積減小/元件增加
以腸胃鏡為例,過去腸胃鏡長度達200公分,對於彎曲的小腸檢視無法輕易達成,且易造成病患不適,膠囊內視鏡應運而生。相較傳統腸胃鏡,膠囊內視鏡大小僅有長2.6公分、寬1.1公分,膠囊內包含微型照相鏡頭、光感測器、影像傳輸器、迷你相機等元件。
未來,生物學家更提出微生物組療法,透過在細胞中植入感測器及記憶體組件方式進行疾病診斷,因此可發現,醫療影像器材體積逐漸減小的同時,整合元件數卻將持續增加。
自駕車整合感測元件/處理器/記憶體
為了賦予自駕車具備感知外界環境的能力,現階段自駕車的發展著重於搭載各種感測器做為感知媒介,包含光達、雷達、相機等。隨著未來自駕車等級的進步,對於自駕車中的電腦系統要求,將從現在的駕駛輔助到未來的完全自動化駕駛,效能要求的遞進不僅使得未來自駕車元件模組增加,同時配合自動化回應的趨勢,感測元件必須將感測內容,快速傳遞至處理器並迅速做出反應,因此感測元件與處理器及記憶體的整合,將成為未來的發展重點。
未來晶片趨向異質整合/客製化
從上述的三大應用領域需求可發現,未來晶片的發展不僅將朝向更多元件的整合,且隨著產業需求的不同,未來晶片將朝向客製化的走向。
隨著市場需求的發展,產品複雜度的提高使得整合元件數目隨之增加,若將處理器元件比作人類大腦,現階段產品需求,主要著重在創造更大容量且更快速運算的大腦。然而隨著通訊需求的提升,未來更重視提升大腦與外界聯繫的速度,以及透過加入眼、耳、口、鼻、手等感測元件進行感知,甚至增加大腦在感知後自動判別並執行反應等功能,因此處理器加上各式元件的做法,將成為未來產品發展趨勢。
終端產品逐漸走向多晶片且客製化的方向前進,晶片製程因為摩爾定律趨緩,開始走向透過封裝方式進行異質晶片的整合。
過去,半導體產業以摩爾定律作為主要依循的準則。根據摩爾定律定義,每隔18個月,積體電路上的電晶體數量將成長一倍,受惠於摩爾定律持續的發展,2018年,整體半導體產值達到4,800億美元的收益。
儘管台積電等晶圓代工龍頭持續挺進5nm、3nm的製程,但仔細觀察近年來摩爾定律節點成本的改變,在14/16nm之後,晶圓生產成本持續變高,摩爾定律將無法達到過去規模經濟的效益。此外,終端需求對於成本、效能、體積以及整合程度的要求日漸提高,在面對成本日益增加、終端產品走向高複雜化的情況下,晶片的整合成為半導體產業界越趨重視的方法。
晶片功能整合方式主要可分為系統單晶片(SoC)以及系統級封裝(SiP)兩種。
SoC整合度與成本皆高
系統單晶片是透過電路設計的方式,將數個功能不同的晶片整合在同一個晶片上,這樣的晶片整合程度相當高,效能表現也很好。然而由於SoC的功能整合僅限於使用同一製程技術的晶片,對於整合元件中,因考量製程成本而採用較低階製程的感測元件或MEMS等功能元件,將無法與採用先進製程的處理器、記憶體進行SoC晶片整合。
此外,SoC的開發成本卻也相當高,如台積電7nm的系統單晶片開發成本已接近3億美元,未來進入5nm世代後,更上看5億美元,也因此SoC主要用於生產量大且生命周期較長的產品,目前全球能夠投入先進製程的IC設計業者,也只剩下少數龍頭與系統大廠。
SiP異質整合超越摩爾定律
為因應SoC所面臨的製程瓶頸及開發成本過高的挑戰,系統級封裝的概念開始被半導體業界廣泛採用,更被定義為是超越摩爾定律的重要方式。SiP突破SoC的整合限制,將數個功能不同、製程不同、來源不同的晶片,透過封裝整合在同一個基板上,成為一個具備多元功能的晶片,這類的整合概念就是現在所指的「異質整合」。
隨著近年來系統級封裝技術的演進,晶片堆疊封裝使得晶片面積有效縮小,開發成本也較SoC來得低,晶片整合上更具彈性,也因此近期被廣泛應用在上市時間較短的消費性電子產品上。
3D封裝提升晶片傳輸速度/效能
異質整合的晶片模組發展越趨複雜且多樣化,技術難度也越來越高。從傳統的2D平面封裝逐漸朝2.5D封裝邁進,2.5D的封裝方式是讓晶片並排,並採用中介層(Interposer)和重分部層(Redistribution Layer, RDL)的設計進行晶片整合,透過晶片與基板間的中介層連接,大幅提高封裝接腳的訊號密度,提高傳輸速度及效能。
近年來,將多晶片垂直堆疊的3D封裝更逐漸成為業界發展重點,透過晶片間矽穿孔(Through-Silicon Via, TSV)的互聯技術傳遞訊號,TSV的串接使得晶片間的距離更短,晶片傳輸速度更快、效能更佳,整體的晶片整合度也更好,目前最廣泛的應用在多顆高頻記憶體與處理器的堆疊上。
隨著製程難度的提高,異質整合面對的挑戰也將趨於複雜。首先,異質整合使得晶片在同樣面積下,堆疊多個晶片形成多層3D架構,當晶片堆疊的緊密程度提高,晶片間散熱面積也將隨之減少。此外,晶片距離的縮短及單一晶片中越來越多的運算單元,將使電磁干擾的問題越趨嚴重,異質晶片整合度也將面臨巨大挑戰。
過去半導體產業鏈各自分工,現今隨著製程發展,面對日益增加的異質整合技術挑戰,未來半導體上中下游的價值鏈將須緊密合作,以通力解決異質整合問題(圖1)。
圖1 異質整合挑戰與半導體產業鏈關係改變
異質整合的立體堆疊架構下,多維度雜訊將比過往的訊號干擾更加難以處理,因此除了EDA廠商須提供IC設計廠更多樣化的模擬工具進行多類型訊號模擬外,在產品設計之初,整體產業鏈也需有更多的上下游溝通,包含訊號完整度、電源完整度等技術,未來皆需以產業鏈偕同模擬的方式進行。
與此同時,多層的3D架構使晶片散熱面積減少,不只須仰賴材料及設備廠提供更多創新的材料來克服發熱問題,產業鏈也需透過熱模擬的方式,找出功耗較低、散熱效能較高的晶片及導熱效果較佳的封裝架構。
產業鏈緊密串連必不可缺
異質整合晶片來源、製程的不同,使得整合難度上升,晶片必須透過系統級的完整分析及3D模擬,避免系統分割時區塊不夠精確的問題。另外,晶片的厚薄與晶片的精準堆疊也是異質整合相當關鍵的成功要素,也因此,未來上下游協同設計將成為產業發展的趨勢。
面臨異質整合的技術挑戰,未來半導體產業鏈關係將需要透過更緊密地協同設計、協同模擬等方式進行合作。
然而由於看好異質整合的發展效益,產業鏈中的IC製造廠及EMS廠紛紛依循自身優勢投入IC封測產業,面對這樣的產業鏈分工重組,未來IC封測廠將會有部分產品及技術與IC製造廠或是EMS廠重疊的情形,因此產業鏈競合關係將有所改變,面對封測業務市佔將被瓜分的IC封測廠而言,在未來垂直應用領域的客製化市場中找尋快速商用化的模式將是IC封測廠未來的利基。
(本文作者為資策會MIC產業分析師)
效能追求無止境 FPGA轉向Chiplet/矽光子
隨著線路微縮的難度不斷增加,採用最先進製程的資金門檻也變得越來越高,而且未必能帶來晶片尺寸縮小,量產成本下降的經濟利益。事實上,在人工智慧(AI)風起雲湧,運算效能需求逐年倍增的情況下,為了滿足使用者需求,許多高效能處理器的晶片尺寸都變得越來越大,並開始對生產良率造成嚴重影響。這使得業界開始思考其他替代方案,例如近年非常熱門的異質整合跟Chiplet設計,就是因此應運而生。
賽靈思晶片技術副總裁吳欣(圖1)表示,摩爾定律(Moore’s Law)在技術跟經濟層面,正面臨巨大的挑戰。就技術層面而言,隨著線寬越來越細,電晶體本身占用的面積也要隨之縮小,因此其結構設計已經從平面轉為立體,也就是大家所熟知的鰭式場效電晶體(FinFET)。從16奈米製程節點開始,晶圓代工廠如台積電已經開始改採FinFET結構;預計到3奈米時,電晶體結構還會面臨一次重大轉變,改採環繞式閘極(Gate All Around, GAA)結構。
圖1 賽靈思晶片技術副總裁吳欣認為,摩爾定律雖正面臨技術與經濟的雙重挑戰,但仍會緩步向前推進。
而在曝光技術方面,193奈米浸潤式曝光技術已經走到尾聲,接下來將由極紫外光(EUV)曝光技術接受。根據晶圓代工業者的技術發展路線圖,5奈米跟3奈米製程都將改用EUV,目前已經量產的7奈米製程,日後也可能改用EUV機台來曝光。
但對線路微縮來說,目前最棘手的挑戰還是在後段線路製程,主要是金屬互連。由於線路的寬度跟阻抗值成反比,線路越細,阻抗越大,因此金屬互連的微縮是非常困難的工程挑戰,如果沒有改善的對策,金屬互連可能會成為製程微縮的最大限制。
也正因為線路微縮的道路上存在重重險阻,為了達成目標,晶圓代工廠跟晶片設計團隊深度合作,同步在製程技術、設計與晶片架構上進行最佳化,是必然的結果。以賽靈思為例,因為跟台積電保持密切合作,因此在同一個製程節點上,雙方花了超過半年時間不斷進行設計迭代,取得了相當亮眼的成果。如果拿16奈米製程做為參考基準,第一個10奈米設計的晶片面積只比16奈米縮小了30%,但半年多之後,已經縮小了53%。
然而,若把經濟因素納入考量,只依賴線路微縮,將無法滿足客戶對下一代產品的效能要求。因為人工智慧等應用需要極高的運算能力及大量記憶體,如果要將所有功能整合在單一晶片上,將使晶片面積暴增,量產良率跟著急遽下滑。
因此,賽靈思多年前就開始跟台積電合作,利用先進封裝技術所提供的高速互連能力,一方面將FPGA分割成多顆Chiplet,以提高生產良率,另一方面也藉此技術將FPGA與高頻寬記憶體(HBM)整合,讓FPGA可以更快速地存取儲存在HBM上的資料,提升整體運算效能。事實上,目前業界容量最大的FPGA--Xilinx VU-19P,就是基於Chiplet的設計概念,用4枚基於16奈米製程的Chiplet組合成整顆FPGA,提供使用者高達900萬個邏輯單元的容量,而不是用最先進製程來生產。
不過,吳欣也提醒,並不是所有電路都適合套用這種設計概念,因此設計人員應該先審慎評估自己的電路設計,再決定是否採用Chiplet。此外,對所有半導體產業的工程師來說,功率密度還是一個必須小心應對的議題。不管是Chiplet或線路微縮,追求的目標都是縮小晶片面積,但晶片面積越小,功率密度就越高,散熱問題也越需要從系統層級著手處理。
面對功率高牆 SERDES轉向矽光子
接續功率議題,賽靈思有線/無線事業群工程副總裁張琨永指出,基於傳統電子訊號的高速串列/解串列(SERDES)通訊技術,將在112Gbit/s世代畫上休止符,如果要繼續將頻寬往上推,勢必得轉向矽光子。因為若繼續採用現有的SERDES技術實現下一代收發器,光是通訊所消耗的電力便將超過200W,這是一個大到無法接受的數字。
張琨永解釋,每一款晶片都受到功率預算的限制。在功率預算內,晶片必須做完所有事情,例如通訊、運算、讀寫記憶體等。若僅通訊就要占用200W功率預算,晶片的其他功能恐怕都沒辦法運作了(圖2)。
圖2 受限於功率預算,未來晶片對外的通訊頻寬若要進一步提升,必然得朝矽光子技術發展。
此外,隨著訊號速度越快,訊號衰減的問題也會變得越棘手。基於銅導線的傳統SERDES,已經很難把10Gbit/s的訊號傳送到10公尺外,如果速度再往上加,傳輸距離只會更短,這對許多應用來說,也是無法接受的。
綜合功耗、頻寬、傳輸距離等因素,未來高效能運算所使用的晶片,在通訊方面轉向矽光子收發器,已經是不得不然的選擇,賽靈思也已經投入相關技術研發多年。
矽光子通訊最大的優勢在於可以實現長達兩公里的傳輸距離,同時減少晶片互聯的功耗,把功耗預算留給運算任務,而且延遲(Latency)也比基於電氣訊號的傳統互聯來得低,這點對於高效能運算非常關鍵。此外,矽光子具有跟FPGA主晶片整合在同一個封裝內的可能性,可以進一步提高FPGA的通訊頻寬,並縮小尺寸、進一步降低功耗。
賽靈思早在2016年就開始與愛美科(imec)、Samtec合作,藉由在FPGA晶片外的光通訊晶片實現50Gbit/s的矽光子通訊連線。目前賽靈思正試圖將矽光子收發器與FPGA整合在同一個封裝內,也已經有初步成果。未來光纖將可以直接拉到FPGA上,而不是FPGA外的收發器(圖3)。
圖3 導入矽光子之後,未來FPGA晶片將直接透過光纜進行外部通訊。
如圖3所示,矽光子晶片跟FPGA的異質整合,還可以進一步細分成三種,其中兩種屬於On Package/Pluggable,第三種則是In Package/Unpluggable。目前賽靈思的技術進展是實現On Package,並藉由在封裝上預留連接器,讓外部光纖可以直接連線到FPGA上。這種設計有個好處,就是使用者可以更換光纖,如果做成In Package,則光纖介質會直接拉進封裝體內,光纖將無法更換。但這種設計會帶來更低的功耗與更小巧的外觀尺寸,而且整合度更高,只需要搭配外部雷射元件就能實現矽光子通訊。
這會是一個很重要的設計抉擇,因為在實際應用上,系統需要使用的光纖長度不一,如果光纖是封裝的一部分,更換難度會大幅提升,應用上的彈性也會受到限制。如果採取可插拔式設計,對使用者來說是比較方便的。
此外,賽靈思在設計矽光子通訊時,還必須考慮到很多真實世界的問題。例如資料中心、超級電腦這類系統,除非是在維修狀態,否則基本上是不會停機的,這意味著系統上搭載的晶片會持續發熱,光纜材料能否長時間耐受高溫而不劣化,會是一個大問題。此外,如果要更換光纜,FPGA封裝上一定要有對應的光纜插座,這種插座要如何設計才能做到可靠耐用?這些都是賽靈思目前還在努力克服的挑戰。
張琨永總結說,目前矽光子技術的發展,還有四大挑戰需要克服。首先是生態系統的建立,包含電子晶片的設計製造、光通晶片的設計製造、封裝、如何外掛光纖、雷射光源,乃至所有異質整合都需要的KGD測試等,這些配套都要到位。
其次是可靠度問題。光通訊所使用的元件,例如光纖、光纖連接器、雷射光源等,可靠度都比矽晶片來得低。
第三是能源效率,矽光子的能源效率一定要比傳統基於電氣訊號的互聯技術高出非常多,才值得導入。
最後則是成本問題,目前矽光子所使用光通訊元件還沒有規模經濟效益,因此成本還是偏高。但如果相關元件進入大量生產階段,成本問題將有機會獲得解決。
專訪Vicor亞太區業務副總裁黃若煒 市場變化帶動公司策略轉型
Vicor亞太區業務副總裁黃若煒表示,電源應用市場在最近幾年出現很明顯的變化,隨著資料中心、高效能運算的需求不斷成長,加上汽車電氣化的趨勢越來越明顯,不僅Vicor的客戶組成出現變化,客戶對電源模組的要求也跟著轉變。
以往,電源設計者對成本最為敏感,其次才是轉換效率跟電源系統的整體尺寸,但隨著應用需求的變化,現在的客戶對成本越來越不看重,尺寸跟轉換效率的重要性則明顯提高。
然而,這對電源模組來說,是很大的技術考驗。首先,外觀尺寸要非常小;其次,電源模組本身的電磁干擾(EMI)要非常低,否則會對處理器產生干擾。而這也是Vicor之所以能在專為AI運算設計的高階GPU加速卡上擁有獨占地位的原因。舉例來說,NVIDIA專為資料中心設計的GPU加速卡,板上的主要電源就是Vicor獨家供應。
也因為高效率跟低EMI,目前Vicor還有許多跟其他客戶合作開發中的次世代電源設計,例如直接把電源模組放在處理器基板的背面,甚至跟處理器用異質封裝整合在同一個封裝體內。
然而,也因為這類應用的市場規模很大,加上Vicor是獨家供應商,不可諱言的是,客戶對Vicor的保證供貨能力要求很高。因此,公司決定在資源投入上更聚焦在幾個特定領域,並且展開擴產。現有廠房的第二期擴建計畫已在進行中,第三期擴建則在計畫階段。此外,Vicor也在評估新的廠房地點,以便分散生產,降低風險。
Vicor亞太區業務副總裁黃若煒表示,電力電子的應用市場正在朝對Vicor有利的局面改變,公司的經營策略會更加聚焦。
專訪K&S資深副總裁張贊彬 小間距封裝設備搞定先進製程
K&S為半導體封裝和電子裝配解決方案廠商,為市場提供包括線焊、先進封裝、光刻、電子裝配等解決方案。該公司參與2019年Semicon Taiwan,展出為工業4.0時代開發的GEN-S系列球焊機RAPID MEM自動焊線機。K&S資深副總裁張贊彬指出,該焊線機亦符合RoHS標準,其即時監控與診斷的製程能力在封裝過程中兼顧高品質和高效率,確保半導體元件的性能與可靠性。
AI、5G、物聯網(IoT)、自駕車等熱門議題將持續推動半導體產品的效能需求,K&S的一系列封裝解決方案將提供不同製程的封裝應用,張贊彬解釋,APAMA貼裝機提供更高精度、更小間距的高產能解決方案,尤其是未來幾年半導體業主要發展的3D IC與異質整合製程。適合使用在全自動的晶片-基板(C2S)和晶片-晶圓(C2W)熱壓焊接,高密度扇出晶圓級封裝(HD FOWLP)以及高精度倒裝(HA FC)等技術。
該款雙頭熱壓黏晶機,目標在帶來高產能的生產製程需求在晶片黏著和在中介層(Interposer)上進行晶片堆疊。C2S適用於記憶體晶片堆疊在基板上的應用,例如混合記憶體立方(HMC);而C2W則適用於記憶體晶片堆疊中介層上的應用,例如高頻寬記憶體(HBM)。K&S憑藉APAMA晶片對基板設備平台的設計,進一步涵蓋了能與回流焊聯合使用的新型高精度覆晶封裝(HAFC)貼片功能。
除此之外,K&S還展示其工業4.0互連軟體解決方案KNet PLUS和Auto OLP 2019(Auto Offline Programming)。透過對機台性能的管理,有效提高封裝品質和產能。
K&S資深副總裁張贊彬指出,APAMA貼裝機提供更高精度、更小間距的高產能解決方案,尤其符合3D IC與異質整合製程趨勢。
Mentor以異質整合開展矽4.0時代
Mentor近日於新竹喜來登舉辦年度技術論壇大會Mentor Forum 2019,以「New Era of IC to Systems Design」為題,聚焦於五大技術,展示Mentor於IoT、AI、車用電子、SoC與先進半導體領域的最新EDA工具,宣告過往單純的IC設計概念已不敷使用,未來將是系統設計的新時代。Mentor IC EDA部門執行副總裁Joe Sawicki、群聯電子董事長潘健成、聯發科技計算與人工智慧技術群處長張家源受邀擔任上午主題演講嘉賓,分享產業前瞻趨勢及未來發展方向,而台積電、三星、微軟等產業夥伴也在下午的分組議程中揭示其共同開發的技術成果。
IC積體電路發明至今60餘年,徹底顛覆人類日常生活的方式,更創造出台灣奇蹟的半導體產業聚落。Mentor台灣暨東南亞區總經理林棨璇表示,隨著摩爾定律晶體微縮將臨物理極限,異質整合與晶片系統設計已被業界認定是未來半導體發展30年的主要趨勢;未來異質性晶片如邏輯電路、射頻電路、微機電系統(MEMS)與感測器等,都將利用3D技術整合至單一封裝中,以取得功率、效能及成本的提升。為回應多樣特定IC設計需求,屬晶片設計上游的EDA廠商更扮演關鍵性角色,Mentor擁有完整的SOC/IC/FPGA/PCB/SI設計工具和服務等產品線,且是唯一一家擁有嵌入式軟體解決方案的EDA公司,我們有信心與產業內眾多領導廠商協作開發,在高科技重鎮台灣開展半導體設計的新時代。
台積電與微軟的專家分享如何在Microsoft Azure雲端平台中運用Calibre nmDRC的新增功能、縮短DRC收斂時間,加快產品上市的速度。今年初Mentor以Calibre nmPlatform和Analog FastSPICE(AFS)Platform中的多項工具,成功支援台積電創新的系統整合單晶片(TSMC-SoIC)多晶片3D堆疊技術,完成台積電首顆3D晶片的封裝作業。流程中,台積電也透過Mentor Xpedition Substrate Integrator(XSI)軟體進行設計規劃和網表管理、Calibre 3DSTACK工具進行實體驗證,以及Caliber xACT解決方案進行晶粒間的寄生電容萃取。Mentor期待透過多元的設計工具與解決方案,攜手業界夥伴邁向下一個矽4.0時代。
此次來台的Joe Sawicki分享近年來攜手產業夥伴共同研發的最新技術成果,展示其面對晶片系統設計新時代的信心。以AI如何影響半導體與EDA產業的演講揭開論壇序幕,Joe Sawicki認為人工智慧技術為半導體產業帶來絕佳的機會,並且是推動半導體技術往下一個十年成長的催化劑。在推展AI晶片時,IC設計同時也面臨架構優化、功率消耗、高速I/O等挑戰,而EDA工具也必須與時俱進,成為推動AI晶片設計的關鍵角色。以Mentor Catapult...
AI驅動半導體下一個十年 IC設計/EDA面臨典範轉移
人工智慧(AI)將成為未來十年帶動半導體產業成長的主要動能,同時也讓半導體在整個應用系統中的價值占比大幅攀升到40~50%。但機會跟挑戰總是同時存在,為了滿足各種AI應用的需求,IC設計產業將同時面臨運算架構與硬體設計理念的典範轉移,這將是IC設計與EDA業者必須共同面對的挑戰。
明導(Mentor)IC EDA部門執行副總裁Joe Sawicki引述多家PWC、麥肯錫(McKinsey)等研究機構的預估報告稱,AI將是未來十年帶動半導體產業營收成長最重要的引擎,而且與過去的主流半導體應用市場,如個人電腦、智慧型手機相比,AI應用系統中,半導體元件的價值占比更高。以手機為例,半導體元件價格占手機整機售價的比重,大約只有20%上下;但在AI應用中,半導體元件的價格占售價比重可以高達4~5成。
對半導體業者來說,AI是一個充滿機會的市場大餅,但同時也存在相當大的挑戰。為了滿足AI應用對運算效能、功耗限制的要求,領域專用運算架構(Domain Specific Architecture)在未來會越來越重要,也越來越常見。這類晶片可以視為專為某幾種特定演算法或模型提供加速功能的運算引擎,雖然不像CPU或GPU般通用,但在執行特定運算任務時,性能跟功耗表現都會比CPU跟GPU優異許多。如何設計出能滿足應用需求的領域專用運算架構晶片,不只是個技術問題,同時也考驗晶片開發者對終端應用跟系統需求的掌握度。
這個趨勢會使應用開發者跟系統廠商對晶片設計的掌控權持續增加,因為相較於傳統IC設計者,應用跟系統開發者對垂直領域的需求會有更深刻的了解。IC設計團隊必須要學會用系統的角度來看待產品開發,才能設計出滿足客戶需求的產品。另一方面,因為系統廠發展自有晶片的例子越來越多,這些工程師習慣的語言大多是C、C++或System C,跟傳統用來設計晶片的RTL語言不同,因此明導旗下可使用C、C++等語言來進行晶片設計的高階合成(HLS)工具方案,在系統端受到很大的歡迎。
針對高階合成,明導已經發展出一系列工具解決方案。
除了運算架構的典範轉移外,晶片設計也因為異質整合跟先進封裝技術趨於成熟,開始有了不同的思維。以往的晶片設計者都希望盡可能把所有功能整合在單晶片上。但隨著系統功能越來越複雜,如果晶片設計者想在一顆元件內整合更多功能,光靠CMOS製程常是力有未逮。因此,業界開始出現把多顆裸晶(Die)藉由先進封裝技術包進同一顆封裝的做法,也就是半導體業界所說的異質整合。
另一方面,在AI興起之後,為了追求更好的運算效能,近記憶體運算(Near Memory Computing)成為顯學。為了實現近記憶體運算,晶片設計者必須在晶片上整合更多記憶體,導致晶片面積大幅增加,嚴重影響生產良率。為了提升良率,目前業界以Chiplet搭配先進封裝技術的作法開始風行,不管是用矽中介層(Silicon Interposer)或是有機材料來實現互聯,都是可行的選項。不過,矽中介層互聯的成本太高,有機材料能實現的互聯密度又略嫌偏低,這是未來半導體製造業界需要努力的方向。
Sawcki相信,在AI時代來臨後,用Chiplet來拼湊出完整元件功能的情況會越來越常見,這會使IC設計者遇到更多電磁、散熱跟靜電放電方面的挑戰。目前明導在先進封裝方面已經有許多對應的工具,但產品布局還可以更全面。例如物理模擬,就會是EDA業者必須著手處理跟面對的問題。
成本/效能需求不同 異質整合走向分眾化
車聯網、5G等應用相繼興起,且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能。而隨著應用市場更加多元,每項產品的成本、性能和目標族群都不一樣,因此所需的異質整合技術也不全然相同,有的需要記憶體+邏輯晶片,而有的則需感測器+記憶體+邏輯晶片等,市場分眾化趨勢逐漸浮現。
工研院電子與光電系統研究所所長吳志毅表示,所謂的異質整合,廣義而言,就是將兩種不同的晶片,例如記憶體+邏輯晶片、光電+電子元件等,透過封裝、3D堆疊等技術整合在一起。簡而言之,將兩種不同製程、不同性質的晶片整合在一起,都可稱為是異質整合。
異質整合是目前半導體產業熱門議題,也有許多業者投入發展,進而市場上有著許多解決方案。對此,吳志毅說明,在異質整合發展上,各家廠商著重的市場和技術都不一樣,因而會衍生出許多種整合方式,例如有所謂的2.5D、3D或是採用封裝的方式。然而,不論是何種技術,其核心價值都是將兩種完全不同的晶片整合成一個,這便是異質整合的概念;換個例子來說,要將兩樣物品黏在一起,可以選擇膠水、膠帶或強力膠等,有很多種方式。異質整合便是同樣的道理,端看業者的市場和成本考量人選擇要用何種整合技術。
吳志毅補充,半導體技術著重的永遠都是Cost和效能。部分業者之所以會發展3D整合方案,主要原因是3D IC一定具有最好的效能,但相對的3D IC的成本也最高,因此適用於高端產品市場,例如AI晶面。至於原有的2.5D的整合技術,並非3D IC出來之後就沒有市場,2.5D IC的性能雖然不比3D IC,但相對的其成本也較低,適用於有著成本考量的企業或產品。換個方式譬喻,當7奈米製程出現後,不意味著所有產品都會轉成7奈米,像是14、16、28奈米,甚至是90奈米,都還有其市場,業者會依其應用市場、產品設計需求和成本,選擇所需的製程技術,而異質整合也是同樣,業者根據所需的產品性價比、效能以及市場選擇所需的整合技術,也因此,未來異質整合勢將會出現市場分眾化的趨勢。
吳志毅認為,這對於晶圓代工廠、或是晶片商等也是一個新的機會。現今半導體產業只剩三家業者(台積電、三星、英特爾)能繼續進行摩爾定律(製程微縮化),而其他業者如聯電、格芯是否就沒有其他發展空間?並非如此,異質整合便是一個新的機會。這些晶圓代工、IC設計或封裝業者不一定要發展更先進的製程,但是卻可以透過異質整合,將原本不同性質的晶片整合成體積小、高性能的晶片,實現更多創新應用。
工研院電光所所長吳志毅認為異質整合市場未來將走向分眾化。
專訪應用材料副總裁暨台灣區總裁余定陸 搶食AI商機需要材料創新
美商應用材料副總裁暨台灣區總裁余定陸認為,科技業正面臨有史以來最大的AI大戰。在電腦運算處理器部分,人工智慧需要大量、快速的記憶體存取及平行運算,這時繪圖處理器(GPU)及張量處理器(TPU)會比傳統運算架構更適合處理人工智慧的應用。為使人工智慧潛力完全開發,其效能/功耗比需比目前方案提高1,000倍。
另一方面,為了應對大量資料跟高速運算需求,儲存資料用的記憶體、用來傳輸資料的高速介面技術等,也有許多可以發揮跟探索的空間。先進封裝技術的推陳出新,讓異質整合成為可能,不僅讓晶片業者可以在單一封裝內整合更多功能,同時也讓資料傳輸的速度大為提升。
隨著晶片的結構越來越複雜,半導體製程發展的挑戰變得更為艱鉅。但如果在材料科學方面能有新的突破,將可協助半導體製造商解決不少問題。例如在晶片內數量越來越多的矽穿孔(TSV),必須精準地打在正確的位置上,否則會形成短路。但以現在的製程方法,要確保TSV的位置正確,是一大挑戰。為此,應材已發展出可以自動對位的新材料跟對應製程方法。
最後,為了應對未來的挑戰,半導體產業的運作模式也必須跟著改變。當今的半導體產業上下游都是以直線型的方式來運作,但未來必須以網路的思維進行平行發展與學習,運用互連加速創新。每家廠商不只要面對客戶,以後還要跟客戶的客戶、客戶的夥伴攜手合作,才能發展出符合客戶需求的產品跟解決方案。
美商應用材料副總裁暨台灣區總裁余定陸認為,AI為半導體產業帶來巨大商機的同時,也帶來許多新的挑戰。