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扇出型封裝

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異質整合大行其道 Chiplet再造半導體產業鏈

半導體技術發展越來越成熟,但追求效能提升的腳步卻從來沒有稍停,半導體晶片整合技術進入異質整合(Heterogeneous Integration)世代,各種晶片電路設計與封裝層級的整合技術希望能延續摩爾定律的規律,加上人工智慧(AI)、5G與高效能運算(HPC)等應用對於半導體效能提升的需求,也持續推動晶片技術的改善,近期在小晶片(Chiplet)設計架構的發展之下,也帶動新一波的晶片整合技術發展。 Chiplet並不是全新的IC設計概念,過去系統單晶片(System on Chip, SoC)與系統級封裝(System in Package, SiP)都與小晶片概念有關,隨著半導體製程的發展,電路微縮的代價越來越高,如果要將一個SoC裡面的所有電路都用相同製程或相同材料進行整合,「卡關」的可能性也會提高,可能在良率或成本上付出重大代價。Chiplet的彈性架構,整合不同製程或不同材料的裸晶(Die)電路,再透過更有效率的封裝技術,不僅避開製程瓶頸,也可以在效能與成本上取得最佳解,帶動IC設計、製造、封測廠商的全面投入。 新興應用推動半導體異質整合發展 儘管異質整合技術已經問世多年,但是該技術的應用在過去兩年中急速成長,以滿足功能更加複雜和功耗不斷降低的需求,KLA資深行銷總監Stephen Hiebert表示,異質整合允許IC製造商在單個封裝中堆疊更多的裸晶,以提高電晶體的密度,將各種不同技術和功能的晶片組合在一起,可以實現強大的功能,這些變化影響了封裝的最終設計和封裝內部的晶片組裝,其中包括2.5D和3D晶片堆疊以及扇出型封裝等技術。 另外,幾種異質整合平台例如高密度扇出型封裝、矽中介層(Interposer)和直接接合解決方案,在消費性和入門級應用中都越來越受歡迎。科林研發(Lam Research)Managing Director Manish Ranjan(圖1)表示,隨著功能要求和外形因素的增加,高階封裝解決方案在支援下一代消費性裝置方面發揮重要作用,對諸如AI和ML這類新興應用程式的性能要求,亦推動對提高記憶體頻寬和增加使用高頻寬記憶體的需求,預計在未來幾年內,晶片的發展將更強調低功耗、增加製造靈活性以及加速上市時間。 圖1 Lam Research Managing Director Manish Ranjan Chiplet的影響不僅在晶片設計方面,工研院資通所所長闕志克(圖2)坦言,小晶片的發展將影響半導體的產業生態,過去IC設計業者發展一個完整的產品,除了自身專長的IP之外,要透過IP授權導入其他功能性的電路,所以在晶片設計階段需要支付一次性工程費用(Non-recurring Engineering, NRE),投片量產後又需要依出貨量支付授權金(Royalty)等兩筆費用。Chiplet則是直接買製造好的裸晶,所以少了NRE或授權費(License Fee)這種早期開發成本,有助於小型IC設計公司的生存。 圖2 工研院資通所所長闕志克 Chiplet解構並重組半導體產業鏈 ISSCC一直以來都是積體電路新技術的指標,2020年有多篇論文都以Chiplet為討論主題,其話題性可見一斑。Chiplet有兩項關鍵問題需要解決,一是如何將各個小晶片連接起來,透過封裝技術將不同製程甚至不同材料的裸晶連接;另一個則是如何去劃分、定義這些小晶片的功能、介面、互聯協定等。Chiplet需要解決的挑戰包括:生態系統成熟度、技術和架構劃分、晶片介面、可測試性、3D CAD流程等。 Chiplet為什麼重要?透過將曾經整合的晶片分成獨立的功能區塊,讓廠商解構並重新思考如何從晶片架構的重組提升效能,以AMD的設計為例,I/O模組和DRAM通道使用格羅方德(GLOBALFOUNDRIES)的14nm製程,而包含CPU核心邏輯電路和L3高速暫存,則採用台積電的7nm或更先進的製程。在7nm之前,Chiplet的價值不高,因為保持整個晶片的統一性比將其拆分更有價值,進入先進製程之後,邏輯電路可以持續微縮,除了提高電晶體集積度之外,也可以降低功耗,但I/O模組使用14nm則可能最具成本與效能優勢。 ISSCC 2020的Chiplet研究從單純的封裝技術、介面電路逐漸開始從製程到架構優化設計研究發展,代表Chiplet技術已經逐漸成熟。闕志克認為,Chiplet對半導體產業更廣泛的意義在於,半導體現有產業鏈將因此產生解構與重組,更多小型IC設計公司有能力投入產業,晶圓廠或可以屯貨、交易的中間商將創造新價值。對於IC設計公司而言,Chiplet提供更多在製程微縮之外,嘗試新材料和製程的組合,以提升晶片效能或電源效率。 台灣半導體產業投入Chiplet有勝算 台灣有許多中小型IC設計公司,闕志克說,先進半導體製程帶來的高成本,對於規模不大的IC設計廠商造成強大的成本負擔,因此TSMC的先進製程產能長期已來都以服務大型晶片公司為主;透過Chiplet IC設計公司可以更專注在自己專長的IP,將這部分電路設計到最好,並交易需要的功能裸晶,有實際出貨再支付相關費用,投片成本大幅降低,更有機會使用先進製程,有助於中小型或新創IC設計公司的發展。 台灣半導體產業鏈本來就很完整,垂直分工的模式也很適合Chiplet的發展,闕志克表示,目前的產業結構還需要做些調整,但相對各國的半導體產業現況,台灣發展Chiplet最有條件,也更容易成功。SoC與Chiplet的重點一樣都是整合,不一樣的是SoC是在電路層面進行整合,Chiplet則將整合工作移到封裝階段,所以封測廠的角色將越來越重要。 隨著封裝內的晶片數量不斷增加,封裝的整體價值也隨之提高,Know...
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推進摩爾定律 半導體先進封裝領風騷

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞,過去製程微縮是達成每兩年同樣單位面積中,塞入兩倍電晶體最主要的手段,然而製程微縮在近年也碰到物理極限瓶頸的挑戰,如何持續透過技術的演進改善積體電路的效能,成為半導體產業最重要的任務,「先進封裝」成為最近幾年提升晶片效能的重要技術,相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合,但目的同樣都是為了提升電晶體的集積度,從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術,到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出,2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%,相較非先進封測技術產值CAGR約2.4%,與整體封測業產值成長率約5%,成長動能相對突出,且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展,未來幾年5G與AI將引領科技應用發展的腳步,而半導體晶片製程走到3~5奈米,終端產品也要微型化與高度整合的晶片協助,須使用晶圓級封裝(Wafer Level Package, WLP)技術,如2.5D/3D IC、扇出型封裝(Fan-out Package)等,因應用領域或晶片類型不同會採用不同的技術,工研院產科國際所產業分析師楊啟鑫表示,主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較,概念接近2.5D IC,且成本可低於TSV 3D IC,因而逐漸受市場青睞。而在市場需求部分,扇出型封裝晶片具備薄型化與低功耗之優勢,故在產品應用上以可攜式裝置為大宗,預計2021年將消耗363萬片12吋晶圓,相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量,已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用,擴大製程基板的使用面積是最重要的手段,以12吋(300mm)晶圓來看,其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%,突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術,投入面板級扇出型封裝若能建立足夠的良率,將可以大幅降低成本,所以面板級扇出型封裝成為封測大廠2020年的發展重點,楊啟鑫指出,面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型,各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低,缺點為若低良率發生時將導致晶片損壞;後晶片的優勢在於可以製作高階晶片,大型且具高密度接腳,缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態,楊啟鑫說明,日月光積極布局扇出型封裝技術,除了自行開發之外,也與英飛凌(Infineon)及DECA的M-Series技術合作及授權,其他系列技術還包括:eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外,全球記憶體封測第一大廠力成,近年積極發展邏輯IC封測,從中低階邏輯IC封測跨入高階面板級扇出型封裝技術,開發各種型態的扇出型封裝技術,符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...
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扇出型封裝2024年設備與材料市場規模成長至7億美元

產業研究機構Yole Développement(Yole)表示,在沒有IC基板的外形尺寸,具有增加的I/O密度的性能和具有晶片保護的可靠性方面,扇出型(Fan-Out)封裝已被證明是有益的。因此,毫無疑問,業界對將扇出型封裝延伸到新應用製程的興趣仍然很高。 在這個數位化的時代,製造商需要更快的上市時間和可靠的技術來整合更多的功能。扇出型封裝非常適合滿足新的需求,因為其製程可以整合自不同晶圓尺寸和來源的裸晶。Yole發布了一份報告,提出Fan-Out應用設備和材料市場的相關概況。Fan-Out封裝的設備和材料收入預計將從2018年的2億多美元成長到2024年的7億美元以上,在這段期間,該產業的年複合成長率CAGR為20%。 在這個新的設備和材料報告中,市場的大小基於反映扇出型封裝的特徵和相關性的過程。設備市場價值明顯高於Fan-Out封裝的材料市場,每個晶圓的設備平均售價一般高於每個晶圓的材料平均售價。此外,某些關鍵製程不需要任何材料,例如拾取和放置。雖然Fan-Out封裝在其他主流的封裝平台中仍然是一個相對較小的市場,但它可以涵蓋高階HD扇出和低階Core Fan-Out應用。從歷史上看,扇出型封裝對於PMIC、RF收發器、連接模組、音頻/編解碼器模組以及雷達模組和感測器等應用至關重要。
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先進封裝不畏逆風 2024年產業規模達440億美元

半導體產業正處於轉折點。CMOS技術發展速度放緩,加上成本不斷上升,促使業界依靠IC封裝來維持摩爾定律的進展。因此,先進封裝已經進入最成功的時期,原因來自對高整合的需求、摩爾定律逐漸失效,運輸、5G、消費性、記憶體與運算、物聯網、AI和高效能運算(HPC)的大趨勢。 市場研究和戰略諮詢公司YoleDéveloppement(Yole)最新研究指出,在經歷了兩位數的成長並在2017和2018年實現創紀錄的營收之後,Yole預計2019年半導體產業將出現放緩。然而,先進封裝將保持成長趨勢,同比成長約6%。總體而言,先進封裝市場將以8%的年複合成長率成長,到2024年達到近440億美元。相反,在同一時期,傳統封裝市場將以2.4%的年複合成長率成長,而整個IC封裝產業CAGR將達5%。 預計2.5D/3D TSV IC,ED(層壓基板)和扇出型封裝的最高收入CAGR分別為26%、49%、26%,以不同市場區隔而言,行動和消費性應用占2018年出貨總量的84%。Yole認為,預計到2024年,年複合平均成長率將達到5%,電信和基礎設施是先進封裝市場成長最快的部分(近28%),其市場比重將從2018年的6%增加到2024年的15%。在營收方面,汽車和運輸部門在2024年將其市占率從9%增加到11%。  
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先進封裝2023年產值達390億美元

2017年是半導體產業史無前例的一年,市場成長率高達21.6%,促使產業規模膨脹達創紀錄的近4100億美元。在這種動態背景下,先進封裝產業發揮關鍵作用,根據產業研究機構Yole Développement(Yole)最新研究指出,2023年先進封裝市場規模將達到約390億美元。 從2017年到2023年,整個半導體封裝市場的營收將以5.2%的年複合成長率(CAGR)成長。仔細分析其中差異,先進封裝市場CAGR將達7%,另一方面,傳統封裝市場CAGR僅3.3%。在不同的先進封裝技術中,3D矽穿孔(TSV)和扇出型封裝(Fan-out)將分別以29%和15%的速度成長。構成大多數先進封裝市場的覆晶封裝(Flip-chip)將以近7%的CAGR成長;而扇入型晶圓級封裝(Fan-in WLP)CAGR也將達到7%,主要由行動通訊應用推動。 先進半導體封裝被視為提高半導體產品價值、增加功能、保持/提高性能同時降低成本的一種方式。無論如何,更多異質晶片整合,包括系統級封裝(SiP)和未來更先進的封裝技術都將遵循此趨勢。各種多晶片封裝技術正在高階和低階應用同時開發,用於消費性、高速運算和專業應用。  
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