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無線資料量持續上升中 射頻轉換器實現高效無線電

這些多頻段無線電運用新一代的GSPS射頻ADC與DAC,除了能靈活使用頻段和直接合成射頻訊號,還能運用多種取樣技巧。為應付射頻無線頻譜分散的特性,故採用精密DSP發送器,高效率地將資料位元轉換至射頻訊號,以及在接收端將射頻訊號轉回資料位元。本文即將介紹一個多頻段應用的直接射頻發送器,並探討其中DSP的組態,以及功率與頻寬之間的取捨。 經過10年與兩代的無線標準之後,許多事物已改變。或許不像吸引消費者目光的智慧型手機,被歸類於使用者設備(UE)的基礎設施基地台(eNodeB)這種無線電存取網路(RAN)裡的設備經歷自己的轉型,以因應聯網化世界耗用大量資料的需求。 有效利用多頻段無線電 從2G網路的GSM到4G網路的LTE,手機頻段的數量成長了10倍(從4個增加到超過40個)。LTE網路推出後,基地台供應商發現無線電衍生版本的數量竟增加了數倍之多。LTE-advanced對多頻段無線電的需求加重,加入了載波聚合,在同一個頻段中混用多個不連續的頻譜,或更重要的是,混用數個不同頻段中不連續的頻譜,在同一個基頻段數據機中加以聚合,就像使用單一連續頻段一樣。然而,射頻頻譜是分散不連續的。圖1顯示多個經載波聚合的頻段組合,其突顯出分散頻譜的問題。圖中淺色顯示跨頻段空隙,深色代表我們關注的頻段。根據資訊理論,系統不會浪費功率去轉換不想用的頻譜。有效率的多頻段無線電,意謂著在類比與數位領域之間轉換這種分散的頻譜。 圖1 不連續頻譜的載波聚合,突顯出頻譜分散的問題。圖中深色代表須取得執照的頻段,淺色代表跨頻段的空隙。 基地台發送器演進成直接射頻 為讓4G LTE網路能應付更多的資料使用量,廣域網路基地台在無線電架構方面經歷一波演進。包括超外差、窄頻、中頻取樣無線電結合混波器與單通道資料轉換器,如今都已被I/Q調制類型的架構所取代,這類提供倍增頻寬的架構包括複合中頻(CIF)以及零中頻(ZIF)。ZIF與CIF收發器需要類比I/Q調變器/解調變器,以及雙通道與四通道資料轉換器(圖2)。 圖2 無線式Radio架構歷經演化以容納持續攀升的頻寬需求,進而透過各種軟體定義無線電技巧靈活運用通訊頻段。 然而,這些頻寬更大的CIF/ZIF收發器也有本地振盪訊號洩露(LO Leakage)、以及正交誤差鏡像(Quadrature Error Images)等問題必須修正。 幸運的是,資料轉換器取樣率在過去10年也增加了30至100倍,從2007年的100 MSPS提高到2017年的10GSPS以上。GSPS等級射頻轉換器出現更高的取樣率,這類元件擁有極高的頻寬,故能靈活運用頻段的軟體定義無線電能邁入實際運用階段。 對於sub-6GHz無線電BTS架構而言,長久以來的終極目標就是直接射頻取樣與分析。直接射頻架構能省去類比頻率轉換元件,像是混波器、I/Q調變器以及I/Q解調變器,而這些元件本身就是許多寄生訊號的來源。資料轉換器直接連結射頻頻率,而所有混波程序都能以數位模式由內建的數位升頻/降頻(DUC/DDC)完成。 多頻段效率來自精密DSP,這些內建於ADI旗下射頻轉換器的元件不僅只針對想使用頻譜頻段進行數位頻道化,還能同時存取所有射頻頻寬。運用並列式DUC與DDC,結合內插/外抽(Decimating)升頻/降頻取樣器、半頻段濾波器以及數值控制振盪器(NCO),在類比與數位領域之間進行轉換之前,目標頻段就能以數位模式進行建構/解構。 並列式數位升頻/降頻架構能將數個頻段的目標頻譜(如圖1的深色)進行頻道化,不會浪費寶貴的週期來轉換沒用到的跨頻段頻譜(如圖1的淺色)。高效率的多頻段頻道化有助於降低資料轉換器的取樣率,以及透過JESD204B資料匯流排傳送訊號所需的串列鏈路數量。降低系統取樣率能降低基頻處理器的成本、耗電,以及散熱管理的要求,進而節省整個基地台系統的資金與營運成本。在一個高度最佳化CMOS ASIC上實作頻道化DSP也能達成以上效果,而且遠比在泛用FPGA架構上進行實作來得更加省電,即使FPGA採用更微縮的製程也是如此。 直接射頻發送器搭配DPD接收器 射頻DAC成功取代這些下一代多頻段BTS無線電內的中頻DAC。圖3顯示一個直接射頻發送器的例子,這個發送器內含AD9172,這個16位元12GSPS射頻DAC運用3個並列DUC支援三頻段頻道化。能在1200MHz頻寬上彈性配置多個子載波。另外在射頻DAC方面,ADL5335 Tx VGA提供12dB的增益以及31.5dB的衰減,範圍最高達4GHz。這個DRF發送器的輸出能用來驅動功率放大器,用戶可根據eNodeB的輸出功率需求來選擇功率放大器。 圖3 直接射頻發送器。 像AD9172這樣的RF DACS就內含精密DSP模組,以及並列式數位升頻頻道分離器(Upconverting Channelizers),高效率地進行多頻段傳輸。來看圖4顯示的Band 3與Band 7情境,運用兩種不同方法將資料流直接轉換成射頻訊號。第一種方法(寬頻方法)沒有進行頻道化就能合成多個頻段,需用到1228.8MHz的資料傳輸率。這個頻寬的80%會產生一數位預失真(DPD)的983.04MHz合成頻寬,足以傳送兩個頻段,其頻段間隙為740MHz。這種方法的優點是適合DPD系統,不僅能針對每個載波的跨頻段互調失真(IMD)進行預失真處理,也可對欲使用頻段之間出現的非線性發射加以處理。 圖4 雙頻段情境:Band 3(1,805MHz至1,880MHz)與Band 7(2,620MHz至2,690MHz)。 第二種方法是合成這些頻道化的頻段。由於這些頻段的寬度只有60MHz至70MHz,加上電信營運業者只擁有部分頻段的執照,因此無法在所有頻段上同時傳送以達到高資料傳輸率。所以,改用較適合的153.6MHz資料傳輸率,其中的80%產生122.88MHz的DPD頻寬。如果電信商在每個頻段上擁有20MHz的執照,仍有足夠的DPD頻寬來對每個頻段的跨頻段IMD進行五階(5th-Order)校正。這種模式在上述的寬頻方法中,除了能在DAC節省250mW的電力,基頻處理器也更省電/減少散熱資源的需求,因此能減少串列鏈路數量,開發出更小、更低成本的FPGA/ASIC元件。 另外,數位預失真的觀測接收器也進化成直接射頻(DRF)架構。AD9208這款14位元3 GSPS射頻ADC亦透過並列DDC支援多頻段通道化。發送器DPD子系統中的射頻DAC與射頻ADC也有許多好處,其中包括共用轉換器時脈,消除相關相位雜訊,以及系統的整體簡化。其中一項簡化就是AD9172射頻DAC配合內建的PLL,能從一個低頻參考訊號產生12GHz的時脈,故不須在無線電機板上繞送高頻時脈訊號。此外,射頻DAC能輸出一個相位一致的除頻(Divided Down)時脈回饋給ADC。藉由開發最佳化的多頻段發送晶片組,這樣的系統功能可以真正提升BTS數位預失真系統。 在智慧型手機掀起革命十年之後,手機企業目光焦點全都在資料吞吐量。要提高資料吞吐量,就必須用多個頻段進行載波聚合,藉此榨出更多頻譜頻寬。射頻資料轉換器除了能存取整個sub-6GHz手機頻譜,還能針對不同頻段組合快速重新設定,實現軟體定義無線電的功能。這些靈活調用頻率的直接射頻架構能降低產品的成本、尺吋、重量以及功耗。這點讓射頻DAC發送器與射頻ADC數位預失真接收器成為sub-6GHz多頻段基地台的理想架構。 圖5 Band 3與Band 7 LTE透過直接射頻發送器進行傳輸,採用的是AD9172射頻DAC。 (本文作者為ADI通訊系統事業部系統工程師)
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整合SD-FEC模組 FPGA傳輸率/功耗更優化

所有實例中的資料通道都不是理想通道,它們受到不斷變動的品質等級影響,導致接收到的數據產生錯誤。4G/5G無線、DOCSIS有線,以及微波回程等這類典型通道皆不是理想通道,因此系統工程師在設計這些系統時,必須達到位元錯誤率(BER)等多種指標評估的預先定義效能標準。 運用可靠的前向錯誤修正(FEC)演算法,如低密度奇偶檢查(LDPC)和渦輪SD-FEC,有助於系統設計師設計出接近通道向農容量(Shannon Capacity)的高階通訊系統。但執行這類SD-FEC編碼演算法並不容易,常常需要具備專業的領域知識。FPGA常用於執行SD-FEC演算法,因為FPGA的高效能可編程邏輯、記憶體、DSP、I/O和SerDes非常適用於滿足大量可變精度算數運算和高記憶體頻寬的需求。然而,為了支援數十億位元資料速率而進一步提高系統要求時,效能、功耗與成本,便成為重要的設計因素,而且軟建置(Soft Implementation)與整合解決方案相比,可能效能欠佳。 若要在FPGA可編程邏輯上建置SD-FEC演算法,不僅會擁有強大的運算力,還需要大量的資源。也因此,有晶片商在FPGA之中導入整合型SD-FEC IP,保持FPGA的靈活性與可編程性,使其能達成以下效能: .緩解效能與傳輸率瓶頸,約3Gbps峰值LDPC解碼傳輸率。 .大量減少資源占用,每個SD-FEC實例節省約10萬LUT。 .顯著降低功耗,採用整合解決方案降低80%的耗電。 圖1 典型資料通訊系統原理圖 FPGA朝軟決策FEC和反覆解碼演進 FEC的需求能劃分為多個不同類別,包含語音、視訊會議、重播視訊和非即時資料(表1)。以LTE為例,針對資料與語音服務部署4G/LTE固定無線寬頻時,服務品質(QoS)是網路規畫與設計的重點。 長期以來,雖已成功使用串接里德-所羅門(RS)編碼和卷積編碼搭配Viterbi解碼,但採用軟決策解碼能使該方案進一步提升效率,因為它提高約3dB的編碼增益。3dB編碼增益代表在同樣效能下,訊號在通道內的傳輸距離倍增。 然而,隨著朝多級QAM(能支援DOCSIS3.1高達4096-QAM)等這類更複雜調變方案演進,該類系統提供的位元能量雜訊比(Eb/No)內之有效BER也在增加。因此,已解調的位元更容易受到通道劣化的影響。採用功能更強的SD-FEC方案,才能讓這些系統滿足它們需要的效能需求。 為了滿足表1中各種QoS要求(語音、資料、視訊等)的原生BER需求,反覆解碼方案的使用越來越廣泛。與卷積代碼使用的Viterbi解碼相比,Turbo和LDPC代碼屬於反覆運算代碼,且通常需要每位元進行更多運算以獲得最佳效能,他們能讓系統接近理論上的向農極限(Shannon Limit)。這兩種編碼方案已接近成熟並被眾多應用採用,且在4G/5G無線和DOCSIS 3.1中被認為是確實可行的。 導入SD-FEC模組 FPGA處理效能再升級 為覆蓋多種類型的應用,半導體商在FPGA中導入整合型SD-FEC模組,例如賽靈思旗下的Zynq UltraScale+ RFSoC元件。在整合到包含Arm®Cortex-A53處理器的SoC架構中時,SD-FEC模組可配備或不配備數十億次採樣的RF資料轉換器。這些元件提供了一個功能豐富的平台,包括DSP、通用處理器(GPP)、可編程邏輯和已最佳化的RF訊號處理塊(如DUC和DDC)。 5G新無線電無線基頻系統等這類需要較高資料傳輸率、較低延遲及提高編碼效能的系統,在採用可編程邏輯的解決方案中,需要使用更多的一般可編程邏輯資源來執行所需的SD-FEC需求。LUT、記憶體和布線等資源的占用增加,加上設計速度加快,將導致功耗增加,最終導致解決方案成本的增加。若在單個元件內提供八個SD-FEC整合模組,就能在單個Zynq UltraScale+ RFSoC內達到整個系統的傳輸率。 此外,SD-FEC支援的Zynq UltraScale+RFSoC在結合高速RF資料轉換器後,能為有線/DOCSIS 3.1遠端PHY等應用提供高度靈活的解決方案,提供在單個元件中創建全雙工解決方案的機會;且以SD-FEC為例,整合該IP模組能帶來下列優勢: .減少可編程邏輯資源占用。 .節省功耗。 .縮短開發時程,包含預先驗證IP功能與時序、由軟體和工具提供支援的流程。 .與軟建置相比預計能達到更高的效能,實現低延遲、高傳輸率。 .可配置性帶來高靈活性。 以上這些優勢綜合起來能獲得較低成本的解決方案,同時還能支援更多其它應用,例如4G/5G無線(基頻和回程),在Wi-Fi和5G新無線電的LTE和LDPC中使用的渦輪代碼;有線存取,在DOCSIS 3.1遠端PHY中使用的LDPC代碼;以及微波鏈路等。 SD-FEC IP具有三種工作模式 整合型SD-FEC IP的高階視角圖請參閱圖2。SD-FEC模組有三種工作模式,但每次只能啟用其中一種: 圖2 SD-FEC原理圖 .LDPC編碼 .LDPC碼 .渦輪解碼(LTE) 選擇此三種模式是因為底層演算法已發展成熟,設計人員在權衡屬性和設計執行取捨方面都能得心應手。 多種客戶規格的類循環(QC)代碼都支援LDPC編解碼。雖然SD-FEC是一種整合型IP,但SD-FEC模組具備高度可配置性,其參數記憶體內能儲存高達128個代碼,而且可逐塊選擇代碼,而且添加客製代碼的能力也使得模組具備高度靈活性。SD-FEC是一種具備反覆解碼能力的軟決策解碼器,能夠提前終止並節省功耗。至於渦輪解碼支援4G LTE-Advanced和LTE-Pro的應用,與LDPC解碼器類似,能提前終止支援反覆解碼。傳輸率隨不同代碼和應用而變化,如5G新無線電使用DOCSIS 3.1。 SD-FEC傳輸率符合5G需求 SD-FEC的峰值傳輸率為: .6次反覆運算約1.8Gbps渦輪解碼速度 .8次反覆運算約3.0Gbps LDPC解碼速度 .約20.0Gbps LDPC編碼速度 使用SD-FEC能達到的最大傳輸率取決於運行在667MHz FMAX下時所選擇的代碼、代碼速率和解碼器反覆數量。表2展示了支援的峰值系統組態,同時也支援這些配置的子集合,如四個LDPC解碼器配四個LDPC編碼器。因此,Zynq UltraScale+ RFSoC適用於5G無線應用,且能提供完整的平台解決方案,請參閱圖3。 圖3 Zynq UltraScale+ RFSoC支援5G無線平台解決方案 該系列為無線回程提供了同時整合RF-ADC/DAC和SD-FEC模組的元件。此外,對於遠端無線電頭端(RRH)設備來說,配備RF-ADC/DAC但無SD-FEC功能的元件就能滿足客戶需求。最後,基頻單元(BBU)內沒有類比需求,但是在第一層(Layer...
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電路模擬測試有訣竅 切換開關穩壓器高效率測試要點

電路設計者在決定採用一款電源供應器之前,首先需要做的,就是仔細的測試。切換開關穩壓器IC的資料表詳列了許多寶貴的資訊來敘述完整的電源供應器在現實環境中如何運作,以及在實驗室中,透過測試晶片瞭解到的行為。而包括像LTspice在內的電路模擬也相當實用,可有助於執行電路的最佳化。然而,模擬在硬體測試方面並派不上用場。在這方面,各種寄生效應要不是難以估計,不然就是難以模擬。 電源供應器之後會在實驗室進行徹底的測試。若不是採用自行開發的原型方案,要不就是和大多數廠商一樣,是直接使用電源供應器IC製造商現成的評估板來進行測試。 在連結測試電路時,必須考量的有以下幾點。圖1顯示測試設定的簡圖。受測的設計方案必須連接到電源供應器的輸入端,以及連接輸出側的一個負載。這聽起來雖然微不足道,但還是有一些重要細節是必須加以留意的。 盡可能降低線路電感 圖1顯示的設定簡圖,其描述的電路是用來評估一個電力轉換器(Power Converter)。我們想測試輸電線路的行為,但不希望看到在測試板和實驗室電源供應器、或是輸出端負載之間的連結線路出現不必要的效應。而這方面則應採取兩項重要措施,藉以降低這些連結線路的各種效應。其一,連結線路應越短越好。短線路的電感值會小於長線路。第二,電流通道的面積減少,就能進一步降低寄生電感。達成此目標其中一項直接的辦法就是使用絞線(Twist the Lines)。這種方法的結果,就是電流路徑面積僅取決於線路長度以及標準導線外皮的厚度。圖2顯示連結一個測試電壓轉換器與絞線,藉此降低線路的寄生電感。 圖1 電源供應器運作的連結方式 圖2 運用短絞線的實際運作設定 在採用切換開關穩壓器的電源供應器中,交流電會出現在輸入側以及輸出側。根據電路拓撲,脈衝電流可能發生在輸入側,舉例來說,就例如降壓轉換器(降壓控制器)。另外還須測試的包括有負載下的傳輸啟動行為以及運作。在這些運作狀況下,測試設定中的連接線也必須承載交流電。 輸入側加入本地端能源儲存裝置 若測試電源供應器的目的是想知道對於負載瞬變(Load Transient)的反應有多快,接受測試的設計方案必須有足夠的電力可用。受測試設計方案輸入側的電力不應成為限制因素。為確保不會出現此種狀況,建議在供電電壓輸入端放置一個大容量電容,如圖1所示,如此將可確保負載瞬變的測試能正確執行。 不過欲確定之後電源供應器的運用符合特定的條件。必須徹底瞭解輸入端能源儲存元件的效應,才能正確估計輸入端電容對於電源供應器的影響。 圖1顯示的大容量電容,其他方面亦須加以考量。若須將電壓瞬變貫人電源供應器的輸入端以測試造成的行為,大容量電容則會顯著減緩受測試電路的電壓瞬變。因此,在這些測試中應移除電容。 總結來說,在電壓電源設計的相關工作方面,有些事相當簡單-像是將電路連到實驗室的測試平台。連接到受測試電路的輸電線,以及受測試電路輸出端所接的輸電線,必須將它們視為交流電電路,因此這些線路應越短越好,以降低這些接線的寄生電感。電路設計者並不需要額外多費心力就能辦到,而且,這麼做所獲得的測試結果會更接近真正想測試的情境。若能減少測試設定產生的各種影響,測試結果就更有價值。長久下來,有經驗的電源供應器工程師已經開發出許多方法用來優化電路的評測結果,若依循本文介紹的所有技巧,評測就能順利進行。 (本文作者任職於ADI)  
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波束成型挑戰多 AI確保5G訊號收發性能

具體來說,5G NR所帶來的技術挑戰如下: .路徑遺失伴隨頻率增加(因為波長會隨頻率縮短) .訊號衍射損耗伴隨頻率增加 .空氣介面與大氣遺失視頻率而定 .散射訊號隨頻率增加 .穿透損耗伴隨頻率增加 在3GPP TR38.901中呈現的通道模型是以3D通道特性為基準,並包括其他功能,如天線模型與更多的通道狀況。這些特色除頻率相關挑戰外,都會影響必須搭配5G NR傳輸使用的通道模型。這也表示通道狀態資訊(CSI)必須在實現適應性連結功能的過程中提供更大的彈性範圍。 5G NR中的關鍵需求之一是支援廣泛頻率,而大規模MIMO(Massive MIMO)技術則是解決相關挑戰的解答,並帶來運用通道特性和極寬頻帶的機會。另外,大規模MIMO技術也讓MU-MIMO的實現成為可能,並可增加整體系統資料傳輸速率。 儘管3GPP R14版本已可支援最多達32個連接埠的大規模MIMO,但在5G NR(即3GPP R15版本)中,大規模MIMO的連接埠數量將直接從32埠起跳,且未來版本預期將增加多達64個或更多天線。 5G的發展趨勢使得波束成型變成一種更複雜,卻又不可或缺的關鍵技術。內建人工智慧(AI)的處理器將有助於克服實現5G波束成型所帶來的挑戰。 5G波束成型須滿足眾多要求 為利用大規模MIMO天線,5G NR傳輸主要的改良之一就是波束成型計畫。視天線陣列架構而定(圖1),系統必須能支援類比、混合與數位模式的波束成型。 圖1 三種5G NR波束成型模式 不同的波束成型計畫需要進階的CSI機制才能掌握特定架構,在5G NR中採用的MU-MIMO法最多能讓12名共同排程使用者在相同的範圍中同時作業。 在5G NR中,除傳輸架構外,通道的狀態資訊也需要使用編碼簿搭配多重面板天線使用。gNodeB會要求下列UE指示,並當成CSI報告送回: .通道品質指示(CQI) .預編碼矩陣指示(PMI) .CSI-RS資源指示(CRI) .最強層指示(SLI) .順位指示(RI) .L1-RSRP 為掌握此複雜情況中的報告同時支援多天線特性,5G NR波束管理及5G NR CSI程序必須支援下列主要編碼簿類型: I型:SU-MIMO CSI,包括下列項目: 單面板編碼簿: .根據非預編碼CSI-RS為主的CSI報告 .支援單一使用者及多重使用者MIMO .包含1-8MIMO層 .支援寬頻與次頻帶預編碼器選擇及共同成相 多面板編碼簿: .根據非預編碼CSI-RS為主的CSI報告 .根據含面板間共同成相支援的單一CSI法 .支援最多四個天線面板 II型:MU-MIMO CSI,包括下列項目: 非預編碼CSI: .根據預先定義的編碼簿屬於不同DFT波束的線性組合 .包含1-2MIMO層 .支援寬頻與次頻帶預編碼器選擇及共同成相 預編碼CSI: .當各連接埠使用選取波束的線性組合成型時,UE會選擇連接埠組合 .包含1-2MIMO層 .支援寬頻與次頻帶預編碼器選擇及共同成相 總而言之,5G NR的連結使用程序必須支援廣泛的複雜CSI及波束管理流程。另外,因5G NR的時槽(Slot)更短,與前一版LTE相比,在UE中處理CSI報告的最大延遲會明顯減少。  AI處理器解決CSI報告挑戰 為了滿足5G NR所帶來的種種挑戰,特別是因導入大規模MIMO而產生的CSI報告難題,CEVA推出了名為PentaG的矽智財(IP)平台。 PentaG是業界第一個專為5G NR設計的IP平台,主要應用是3GPP 5G NR...
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實現高效音訊訊號擷取 MEMS麥克風效能更上層樓

相較於傳統駐極體電容式麥克風(ECM),MEMS麥克風提供許多更好的優點。在效能等級相同的情況下,MEMS麥克風體積較小,來自多個麥克風的音訊訊號放大與相位也可相互匹配。此外,MEMS技術在抗高溫能力方面較為優異,而且適用於回流焊,因此可使用自動化電路板組裝。也因此,許多半導體業者紛紛推出MEMS麥克風解決方案,例如英飛凌便於近期發布XENSIV MEMS麥克風--IM69D130(圖1),以提供精確的語音辨識。 圖1 半導體業者推出新一代MEMS麥克風,克服現有音訊訊號鏈的限制。 高效能麥克風降低雜訊 麥克風做為聲音感測器,可將聲壓波轉換為電子訊號。然而,並非所有麥克風都具有同等的能力,而且有多項參數決定麥克風是否適用於特定應用。 麥克風輸出訊號中的電子雜訊,並不只是來自於所須輸入訊號的所有訊號有關。雜訊可能存在於環境中或來自麥克風本身,而且雜訊位準越高,音訊訊號的品質越低。各種參數或規格定義了麥克風的雜訊。一方面是自有雜訊,這是在沒有聲音訊號時,麥克風本身產生的雜訊,以Vrms、dBV或dBFS測量。等效輸入雜訊是對應於麥克風輸出處電子雜訊位準的虛數聲學雜訊位準,以dB聲壓水準(dB SPL)表示。訊噪比(SNR)是一個重要的標準。SNR值以dB表示,是相對於預期或期望輸入訊號的麥克風自有雜訊量度(圖2)。 圖2 MEMS麥克風在高聲壓水準的環境下,亦能提供無失真的音訊訊號。 其他重要的麥克風品質特性還有失真,如總諧波失真(THD)及聲學過載點(AOP)。實際上,如同所有訊號轉換器,麥克風也是非線性的,亦即會產生一定的失真。在失真的情況下,額外的訊號為諧波(通常是2至5次諧波)。THD是這些諧波中包含的能量與基頻能量的比率,以百分比表示。基本上,AOP定義了THD超過10%的點。但是,在要求較高的應用中,有時也將AOP指定為THD超過1%的點。 最佳化演算法降低訊號干擾/失真 對於執行演算法的系統而言,擷取聲音訊號的方式與人耳感知聲音的方式不同,因此聲音品質的目標也是不同的。只要針對所使用的演算法進行最佳化,訊號就不一定要聽起來很自然,重要的是訊號不受干擾、失真及雜訊影響,各種應用皆然。 自動語音辨識是將語音訊號自動轉換為書面文字的程序,目前的準確度約為95%,已非常接近人類水準;到目前為止,此值只有在環境條件非常有利的實驗室中才能實現。在開發語音控制系統時,基本概念應始終聚焦於可靠性以及使用者的易用性。為實現此目標,系統設計人員必須考量現場的實際應用,例如使用者與麥克風之間可能的距離,以及預期的背景噪音量。唯有如此才能設計出可實現最佳效能的系統。 實際上,特別是當喇叭不在附近時,語音控制通常在聲學方面有相當大的困難,例如背景噪音、殘響、回音消除及麥克風位置等。因此,僅擁有良好的語音辨識軟體是不夠的。系統的每個組件皆應提供最佳效能,以避免發生品質損失。麥克風的任務是為語音辨識系統提供最佳的輸入訊號,而高品質的輸入訊號有助於分析傳入聲音的語音內容。關鍵參數包括噪音、失真、頻率響應及相位。 在嘈雜的環境中,如果使用的麥克風具有高線性度以盡可能減少失真,則可以大幅改善語音辨識。高AOP有助於大幅減少失真並改善噪音與回音的抑制。有時語音訊號本身不夠響亮,並且還有其他聲音造成干擾。例如,當喇叭靠近語音啟動終端裝置的麥克風,或是當數位語音助理正在播放響亮的音樂或語音資訊時。 提高訊噪比為降噪主要步驟 與語音訊號源的距離越大,饋送至演算法之訊號的訊噪比就越低。因此,如果預期的偵測距離較大,麥克風的訊噪比就應該更高。 如果可以從訊號中遮蔽掉不需要的聲音,即可改善音訊與視訊訊號的偵測以及對話的品質。其目標是提高訊噪比,在此情況下即為所需要的音訊與不需要的環境噪音之間的比率。透過使用多個麥克風與適當的算法,可實現降噪與方向特性。 定向麥克風陣列(例如使用波束成形演算法)可增加麥克風在所需方向的靈敏度,同時放大所需的聲音來源。有一種複雜的抑制噪音方法是「盲源分離」演算法,無論方向、距離及來源位置為何,皆可抑制噪音。所有上述噪音抑制技術皆可獲益於所接收訊號的準確性與品質。因此,麥克風應具有最大訊噪比、低失真、線性頻率響應(可改善相位響應)及低波群延遲。 半導體商力推高效能MEMS麥克風 上述提到,MEMS麥克風需求增加,半導體業者也相繼推出解決方案,以英飛凌為例,該公司旗下的XENSIV MEMS麥克風「IM69D130」訊噪比為69dB,專為需要低自有雜訊、高動態範圍、低失真及高AOP的應用而設計。 此款麥克風結合英飛凌的雙背板技術,此技術以錄音電容式麥克風所使用的小型化、對稱式麥克風設計為基礎,可在105dB的動態範圍內實現輸出訊號的高線性度。麥克風的噪音底部為25dB(69dB訊噪比),即使聲壓位準為128dB SPL(130dB SPL時失真率為10%),失真率也不會超過1%。這意味著即使喇叭正在播放音樂,也可以無失真地偵測語音命令。線性頻率響應(28Hz低頻衰減)與嚴格的製造公差實現麥克風的緊密相位匹配(圖3)。此麥克風採用4mm×3mm×1.2mm封裝。 圖3 IM69D130典型的相位響應 此外,該產品憑藉其靈敏度(±1dB)與相位匹配(1kHz時為±2O),可支援極為精確的音訊波束成形,以提供創新的高效能音訊與語音演算法(圖4)。由於其具備數位介面,因此無需類比組件,如此也降低了保護電路板免受高頻雜訊影響的成本,而且多麥克風應用所需的資料線也會更少。同時,數位麥克風ASIC包含極低雜訊前置放大器與高效能Sigma-Delta AD轉換器(1kHz時僅6μs延遲)。可選擇不同的功率模式以符合特定的電流消耗要求。每個IM69D130麥克風皆經過微調,因此靈敏度的公差非常小(±1dB)。 圖4 IM69D130方塊圖 簡而言之,該產品結合的創新演算法易於處理高品質音訊原始資料訊號,可處理要求嚴苛的語音辨識場景,例如遠場偵測及擷取細微的語音;MEMS麥克風的效能提升,不再是音訊訊號鏈的限制因素,因而能支援強大的語音演算法。 (本文作者為英飛凌科技公司MEMS麥克風部門行銷經理)
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混合驅動為趨勢 48V實現汽車電氣化創新

全球道路交通的碳排放新限值即將實施。然而,汽車電氣化的技術創新步伐若不能配合,根本無法實現這些目標。再加上,最近國外一家著名車廠的碳排放造假,這醜聞使得大眾更加擔心碳排放的問題。解決方法是採用高性能的混合驅動。汽車製造商到2021年之前必須實施混合驅動,否則便會無法遵守規定,因而面臨高額罰款。 12V難滿足混合驅動需求 實施混合驅動的基本要求是採用48V電氣系統。12V發電機難以滿足數量不斷成長的汽車消費性產品的要求。48V電源能夠採用截面面積更小的電纜,有助於減少產生的熱量和潛在的損耗。再加上,電流水準相同時,48V的性能提高4倍。這要求使用其他額外元件,如轉換電壓的DC-DC變換器及第二電池。要完全從目前的12V轉換到未來的全48V系統,在目前是不可能的,因為這將涉及改變所有電子系統和致動器,如氣囊或發動機控制器。為了繼續使用低功耗的元件,許多供應商目前還保留12V電氣系統。變換器可使得這兩種網路並存,它必須對應連續功率輸出高達4kW,效率至少96%的12V/48V雙向變換器,被動空冷方式可確保最高效率。 除此之外,新的核心元件是48V電池。在此一領域中,新技術的開發一直突飛猛進,例如,鋰-硫或鋰-空氣電池設計。它們的初步目標是改善充電容量和能量密度。儘管這些電池存在價格壓力,但是它們的預期使用壽命長,並且非常堅固,例如不會在車禍中損壞。 中度混合動力系統更快普及 根據VDA的報告,到2020年,大約400萬輛汽車將裝備48V部分電氣系統;2026年,這類汽車將增加到大約1,000萬輛,全球大約每十輛汽車就有一輛,其中大多數是中度混合動力型號。與全混合動力型號相比,它們未設計充電功能,並且單靠電子馬達無法驅動汽車。除提供啟動輔助之外,啟動發電機還充當制動能量換熱器,給電池充10kW電,從而降低碳排放。另外,利用換熱能量,還可以使汽車無排放運行,實現主動發動機關閉滑行(亦稱為航行)。根據測定指南和駕駛方式,碳排放減少量可高達12%。同時,滑行大幅降低了車內雜訊和振動,提高了駕車樂趣。換熱能量還可以用於碳中性電動增壓(e-Boost)功能,即超車時,馬達提供臨時的額外加速。 新技術甚至還可以進一步降低消耗,例如,開發高度自動化和全自動化駕駛解決方案。 為了降低12V電氣系統的負荷,一開始便可以在48V部分電氣系統中整合前擋風玻璃加熱器以及輔助設備(如水泵、油泵和燃油泵)、轉向輔助、HVAC控制(發動機控制)和PTC加熱器,會是比較明智的做法。後者對混合動力汽車尤其重要,因為馬達不會產生用於發動機加熱器和汽車內部的廢熱。2016年推出的電氣動態穩定性控制,也是48V應用必須的。 但是,最重要的決定性因數是充電器。例如,充電器使發動機規格變小,從六缸減為四缸,因而在降低二氧化碳排放中起主要作用。業界可生產出裝備兩個廢氣渦輪增壓器和不超過兩個電動壓縮機的客用車。 高電壓架構帶來新要求 48V系統的電壓更高,因此要求汽車採用與檢查規則一致的全新架構。峰值電壓必須限制在60V,過壓保護和欠壓保護也是必須的,為了要防止對網路中其他消費性產品的不良影響。必須安裝採用新絕緣技術的電纜,以抵消由此造成的間隙和爬電距離。還需要非常特殊的連接器配置,才可以連接更高的電壓。在這種情況下,千萬不要忽略總體系統。 在接下來的15年內,將逐漸轉換為更高電壓系統;全48V電氣系統汽車預期大約在2030年出現。如果仍然要保留這種部分系統,電纜截面積規格將必須增大4倍,以滿足新消費性產品對更高功率的要求。鑒於所需空間和重量(大約10kg)明顯增加,從而碳排放也明顯增加,這將是完全不能接受的。成本因素也十分重要:如果電動壓縮機與12V系統連接,大約3kW的輸出將導致250A以上的電流。採用標準元件時,這是不可行的。但是,可以採用48V系統電動壓縮機及大約4kW輸出。 隨著半導體元件迅速發展,未來大多數消費性產品將可能逐漸裝備48V技術: 短期:具備新8V功能的高性能消費性產品: .前擋風玻璃(1.5KW) .PTC(1.2KW) .電動壓縮機/充電器(3.5KW) 中期:更大功率要求的12/24V消費性產品轉換 .電動轉向(1KW) .動態穩定性控制(3KW) .發動機風扇(1.5KW) .燈(外部) 長期:所有12V應用(包括背光加熱器)轉換為新電壓級別 這些電氣消費性產品均可以啟動,並且不會磨損,確保其僅在實際需要時才消耗能量。如果採用了以需求為導向的控制策略,碳排放將減少大約10%。 高壓車載電源的開發繼續發展;在可以預見的未來,快速充電器系統將推出800V以上電壓。它們將能夠在30分鐘內消耗足夠能量,僅利用電力行駛大約400km。 根據一級供應商的預測,由於採用48V電氣系統、混合動力技術和各種其他措施(如重量輕的結構),汽車製造商可以將汽車的燃油消耗量最多降低25%。 大廠齊力推動高電壓架構 因此,一級和二級供應商將是許多新技術新系統的主要開發者。特別是,德國製造商在這此方面一直居於前線,例如,博世(Bosch)開發了各種類型的發動機,全球市場領先公司博澤(Brose)開發了電動窗調節器馬達應用或座椅調節系統馬達,而風扇電機專家ebm-papst也開發了相應產品。亞洲製造商也實現了廣泛的創新。電機製造商日本電產株式會社(Nidec)的最新開發成果包括電動轉向馬達和高達750W冷卻風扇應用。日本電裝株式會社(Denso)為汽車工業提供了範圍廣泛的高效技術、系統和元件。美國公司Johnson Electric是前燈步進馬達及冷卻風扇和空調系統馬達的世界領先供應商之一;然而,電動車目前最大的市場在法國。 與高電壓混合動力汽車相比,先在客用車中導入其他電壓級別更具有前景優勢。一方面,有機會實現頗有吸引力且成本合理的碳減排;另一方面,可以實施目前12V設置技術上不可行的功能,包括電動渦輪增壓器、空調壓縮機及可配合各種發動機速度的泵。這意味著可以根據車輛狀況有效地控制負荷,打開或關閉負荷。這些功能推動駕駛能力顯著提高,駕駛員將能夠親身體驗到。 就傳動系統的整合而言,48V電壓級別會比高電壓混合動力更易實施,並且可繼續使用現有的傳動系統理念,從而預期開發週期更短。作為實施過程的一部分,汽車製造商和供應商目前非常重視元件和系統開發,以及系統整合和驗證。 (本文作者為儒卓力ABU負責人)
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提升設備監控功能 實現高可靠車用IC設計

半導體在汽車供應鏈中的重要性不斷地增加,這就要求IC製造商必須調整其製程並生產符合汽車品質標準的晶片。同一類IC製造缺陷不僅會導致良率降低,同時也會導致晶片可靠性降低以及可能在使用中過早出現故障。為了實現汽車IC所需的高度可靠性,必須在製造製程中更加努力並確保消除缺陷源。在本文中將探討如何提升設備監控功能,以協助汽車IC製造商實現低於十億分之一的晶片故障率。 需要提醒的是,設備監控是用以分辨晶圓廠製程機台所產生的隨機缺陷源的最佳實際手段。在設備監控期間,首先檢測控片晶圓並確定其基線缺陷率,隨後將其在特定的製程機台(或反應室)中運行,此後再次檢查。該晶圓上新添的任何缺陷都必定來自於該特定的製程機台。採用這種方法可以揭示晶圓廠中最乾淨的最佳機台,以及造成最多缺陷並需要採取改進措施的不良機台。根據製程機台的缺陷歷史資料,就可以設定持續改進的目標和日程。 半導體廠在設計製程監控策略時,必須確定他們想要檢測和監控的缺陷最小尺寸。如果歷史測試結果表明較小的缺陷並不影響良率,那麼晶圓廠會在檢測設備上採用較低的靈敏度,以便不再檢測這些較小的缺陷。這樣,他們只須關注較大的良率殺手缺陷,並避免被較小的「干擾」缺陷分散注意力。這種方法適用於那些只需優化良率的消費產品晶圓廠,但是對於汽車晶片廠呢?回想一下,良率和可靠性問題是由同一類缺陷引起的,良率和可靠性缺陷的區別僅在於它們的尺寸大小,以及/或者它們在元件圖案上的位置。因此,採用忽視較小的缺陷的設備監控策略會讓晶圓廠漏掉那些未來可能造成可靠性問題的缺陷。 此外,在一個製程層中看起來很小且無關緊要的缺陷可能在製程流程的後期產生巨大的影響,後續的製程步驟會加劇它們的影響,理解這一點非常重要。圖1中的兩個SEM圖片是在同一個晶圓上的完全相同的位置拍攝的,區別僅在於製造製程的步驟不同。左邊的圖片顯示了沉積層之後所發現的晶片上的單個小缺陷。這個缺陷以前被認為是一種干擾點缺陷,對晶片圖案或晶片性能並沒有負面影響。右圖顯示同一個沉積缺陷在金屬1圖案成型之後的情形。曾被認為是干擾點缺陷在幾個製程步驟之後改變了金屬線的成像品質。該晶片可能會通過晶圓電性測試,但這類金屬變形在汽車環境壓力下被加速形成造成實地可靠度的問題。 圖1 左圖顯示了產生於沉積層上的小顆粒。右圖顯示了金屬1圖案成型之後晶圓上完全相同的位置。金屬線缺陷由先前沉積層上的小顆粒所引起。這類金屬線變形很容易造成實地可靠度的問題。 那麼,汽車IC廠應該如何確定可能帶來可靠性風險的最小缺陷尺寸呢?首先,了解不同缺陷尺寸對可靠性的影響非常重要。例如,考慮圖2中所示的線路斷開缺陷的不同大小。晶片上有完全斷開的圖案結構可能在晶片電性測試時就會被查出,因此不會有任何可靠性的風險。晶片的線路斷開50%時,線路變窄或者其橫截面積大約不超過50%的線路,將可能通過晶片電性測試但會造成顯著的實地可靠性風險。如果該晶片在汽車上使用,實際環境條件,諸如熱、濕度和振動等,會導致該缺陷的狀況惡化並造成全線斷開,而形成晶片故障。 圖2 左側圖像顯示線路完全斷開,右側圖像顯示線路~50%斷開。左側的晶片將在電性測試時被測出問題(假設沒有冗餘線路)。右側的晶片則可以通過晶圓電性測試,但在實地造成可靠性風險。 下一步,非常重要的是了解不同尺寸缺陷會如何影響晶片圖案的完整性。更具體地說,導致線路斷開的最小缺陷尺寸是多少? 導致線路50%斷開的最小缺陷尺寸是多少? 圖3顯示了蒙地卡羅模擬的結果,這是對BEOL薄膜沉積步驟中產生的不同尺寸的缺陷所帶來影響的模擬。在垂直軸上繪製的是最小缺陷尺寸,對應橫軸上不同的金屬層間距尺寸。該資料顯示的金屬1層設計節點分別是7nm、10nm、14nm和28nm。 圖3 深色資料點顯示了對於最小金屬間距可以造成線路完全斷開的最小缺陷尺寸。淺色資料點顯示導致線路50%斷開的最小缺陷尺寸。x軸是金屬1層的設計節點,分別為7nm(最左側數據點)、10nm、14nm和28nm(最右側數據點)。 圖3中深色資料點對應於可能導致線路完全斷開的缺陷最小尺寸,淺色資料點對應的是造成線路50%斷開的最小缺陷(即潛在的可靠性故障)。在每一個節點,導致潛在可靠性故障的最小缺陷尺寸是導致線路完全斷開的最小缺陷的50~75%。 這些模擬的結果意味著為了控制和減少製程中所產生的可靠性缺陷的數量,晶圓廠需要捕獲較小的缺陷。因此與優化良率相比,這需要更高靈敏度的檢測。通常,如果針對當前節點的檢測僅僅滿足優化良率的需求,那麼針對可靠性缺陷的檢測則需要採用下一個節點更高的靈敏度。簡而言之,晶圓廠先前用於降低缺陷率以優化良率的標準將不足以用於優化可靠性。 提高設備監測所用的檢測程式的靈敏度,或者在某些情況下採用性能更好的檢測系統,將會捕獲較小的缺陷並可能揭示先前被掩蓋的缺陷率特徵分布,如下面的圖4所示。雖然對於消費品晶圓廠來說這些特徵分布對良率所產生的影響是可以承受的,但對於追求持續改進和零缺陷標準的汽車晶圓廠來說,它們對可靠性所構成的風險則不可接受。 圖4 採用適合的設備監測靈敏度時,先前被掩蓋的缺陷特徵分布通常會被揭示出來。零缺陷標準會要求對導致這些缺陷的製程設備採取糾正措施。 在製定提高設備監控檢測靈敏度的策略時,晶圓廠需要考慮幾個重要的控片晶圓缺陷檢測的因素,以找出由製程設備造成的微小的與可靠性相關的缺陷。首先,在良率已經很高的成熟晶圓廠中,很少有單一的製程層或模組會是一個直接解決方案,即能夠充分降低缺陷率並滿足可靠性改進目標,認識這一點非常重要。相反,它是多個製程層上小改進的累積,積少成多便可以達到所需的可靠性提升。由於良率和相關的可靠性改進是各個製程層的累積,因此,採用控片晶圓檢測的製程設備監控實現的可靠性提升可用多層回歸模型來最佳顯示: Yield=f(Ys)+f(SFS1)+f(SFS2)+ f(SFS3)+⋯..f(SFSN)+error Ys=系統良率損失(與顆粒不相關) SFSx=Surfscan控片晶圓檢測在不同製程層上所捕獲的顆粒累積 Error=Surfscan未能發現的良率損失機制 這意味著提升可靠性需要晶圓廠致力於持續降低所有製程和製程模組的缺陷率。其次,晶圓廠需要考慮用於製程設備監測的裸晶圓的質量。回收的裸晶圓的表面粗糙度隨著每次循環使用而增加,這個屬性被稱為霧度。霧度的程度從根本上說是雜訊,會影響檢測系統區別較小的缺陷訊號的能力。多個測試晶圓上霧度程度的不同,這會限制整體檢測程式的效果,需要進行歸一、校準和並設置霧度上限以減少該雜訊源對缺陷敏感性的影響。 接下來,晶圓廠應該確保監控步驟與實際生產中產品晶圓所採用的製程盡可能相同。為了縮短監測晶圓的流程時間而偏離實際製程可能會在無意間錯過缺陷產生的步驟。此外,過度依賴針對機械操作的檢查會完全省略製程,並且會錯過製程對顆粒生成的關鍵性影響。 在提高檢測程式靈敏度時,晶圓廠必須共同優化「前值」和「後值」檢測。通常,裸晶圓循環通過製程步驟可以「突顯」晶圓上事先存在但是低於檢測臨界值的缺陷。這些缺陷一旦被突顯則看起來更大並且更容易被檢測到。在未經優化的「後值」檢測中,這些被裝飾的缺陷看起來像「新增缺陷」,這會導致誤報和無意的製程設備停機時間。將檢測程式一起進行優化可以最大限度地提高靈敏度並增加偏移警報的可信度,同時避免耗時的誤報。 最後,重要的是對控片晶圓檢測中發現的缺陷進行檢查和分類,以確定它們與所對應的產品晶圓製程步驟中所發現缺陷之間的相關性。只有這樣,晶圓廠才能確信缺陷的來源已經被隔離並且已經採取了適當的糾正措施。 為了滿足車用電子行業對於高度可靠性的要求,IC製造商不僅僅需要監控和控制晶圓上的影響良率的缺陷數量。他們還需要將設備監控檢測的靈敏度提升至相關歷史經驗的後面的一個節點。只有具備更高的靈敏度,才能檢測並消除可能導致可靠性故障的缺陷,而不讓它們漏出到晶圓廠之外。此外,在實施設備監控策略時,晶圓廠需要仔細考慮多種因素,例如監控晶圓回收、檢測前後靈敏度以及整個晶圓廠持續改進計畫的重要性。由於對汽車半導體可靠性的高要求,提升對於較小缺陷的敏感度是最佳零缺陷持續改進計畫的重要組成部分。 (本文作者皆任職於KLA-Tencor)(本文最初發表於2018年8月的Solid State Technology Process Watch系列)
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深度學習/雲端架構聯手發威 系統晶片設計進入新境界

近期EDA產業內最熱門的兩個話題,分別是導入深度學習與工具雲端化,而這兩個議題其實互為因果,彼此高度相關。要探討這兩個議題之前,必然要先從最底層的硬體計算平台發展開始談起,因為超級電腦是支撐深度學習與雲端EDA的基礎。 超級電腦為EDA雲端化重要推手 超級電腦跟一般典型的雲端伺服器不同,其發展方向在於提供更多運算效能,給某些需要極高運算力的應用或服務使用。目前全球最快的超級電腦是由IBM打造,位於美國橡樹嶺國家實驗室的Summit(圖1),但是在過去幾年裡,世界最快的超級電腦卻在中國。 圖1 位於美國橡樹嶺國家實驗室的超級電腦Summit。 目前世界排名第二跟第三的超級電腦,分別是中國國家平行計算機工程與技術研究中心所開發的「神威.太湖之光」與中國國防科技大學打造的「天河二號」。 Summit並非典型的雲端伺服器,反而更像是一個高度專業化的獨立雲端數據中心。Summit中的每個節點都有兩個22核的IBM Power 9處理器(CPU)及6個NVIDIA Tesla V100加速器,整個系統共有4,608個節點(最終4,096+512個節點,所以它在只會計算2次方的電腦科學家眼裡看起來並不那麼奇怪),Summit事實上是一個採用了202,752核Power 9及27,648個NVIDIA Volta GPU的超大型系統,外加10PB的DRAM及250 PB的存儲空間(假設它是Flash儲存的)。 其峰值性能為每秒200千兆/千萬億(1015)次的浮點運算。美國能源部計畫在2021年開展一個每秒100京/一億億億(1018)次浮點運算等級的機器。 這些怪獸級的超級運算機器,不僅是用來進行深度學習訓練的利器,也是EDA工具業界得以推出雲端化解決方案的原因 EDA大舉走向雲端 EDA工具業者近來在雲端布局上動作頻頻,如益華電腦(Cadence)近期便宣布推出「Cadence Cloud」。這個雲服務的內容包羅萬象,並皆能促使Cadence的工具通過雲端的槓桿作用,將效能表現推升到新的境界。有些工具因為可以擴展到上百或上千個內核,而成「雲端就緒(Cloud-ready)」的設計工具。另一種方法則是使用大量內核,藉由平行運算架構更快地完成運算任務。這種方法的最好的例子是「元件庫特徵化(Cell-library Characterization)」,使用者可以在上百個Corner及上千個元件中找到成千上萬正在處理的工作。 高度平行化與使用大量運算核心,對IC設計的許多環節而言,可以帶來很大的速度優勢。路易斯.卡羅爾(Lewis Carroll)所著的        「愛麗絲鏡中奇遇」(編按:本書為愛麗絲夢遊仙境的續作)中有一段著名的話可以代表設計規則檢查(DRC)小組組長的觀點: 紅皇后回答:「那真是個慢郎中的國家!在這裡,你必須拚命的跑,才能留在原地;如果你要到另一個地方,你要跑得比剛才快一倍才行。」 對DRC來說,每增加一個流程節點,需要檢查的設計規則數量就會翻倍。更嚴重的是,這些規則的複雜性亦以兩種方式遞增(圖2);其中一個是「由真實的物理尺寸所決定的規則」,最典型的就是跟微影(Lithography)製程效應相關的規則。這意味著隨著尺寸越小,就會有越多的多邊形需要處理;其次是規則本身就變得更加複雜。在晶片開發的早期,幾乎所有規則都是簡單的最小寬度、最小間距或封裝規則,沒有任何規則取決於互連中的當前方向、沒有金屬反射規則、沒有因開放平台通訊(OPC)不允許某些尺寸而導致的規則、也沒有用於「多重圖形(Multiple Patterning)」的著色規則。 圖2 設計規則數量成長趨勢 由於「縮放定律(Dennard Scaling)」已經結束,以及半導體產業的某些因素,電腦運算效能的成長速度已經放慢,結果就是晶片設計過程中的DRC步驟,需要越來越長的運行時間。 就像計算機科學中只有三個數字(0,1,∞)一樣,對EDA使用者來說,運算任務的執行時間其實只有四種等級: 1.在我去喝杯咖啡或回覆電子郵件時,工作就已經結束了。它的運行速度已經夠快,如果能更快當然是最好,但那不是重點; 2.運算任務大概需要吃一頓飯的時間,所以使用者每天有兩次設計迭代(Iteration)機會,就是吃午飯跟晚飯的時間; 3.運算任務要花一整個晚上執行,所以設計者每天都會有一次設計迭代; 4.運算任務需要好幾天的時間執行,所以使用者會盡可能的避免運行整個晶片設計,但這在設計簽核(Signoff)時是無法避免的。 不用說,第一、二甚至第三種狀態,都比第四種狀態更可取。但實際情況是,不只Signoff DRC無法在一夜之間完成,跑個三天都不算罕見,甚至連某些子平台也需要超過24小時的運行時間。更糟糕的是,DRC需要具有大量記憶體及處理器核心的機器,而它們價格昂貴,因此很少見。 目前業界所使用的典型「作業調度程序(Job Scheduler)」(如LSF或RTDA)無法優雅地處理它們。如果你需要四台同時具有巨大記憶體容量的機器,那麼作業調度程序必須讓第一到第三類作業空等,讓第四類作業有最高優先順序。這會在等待時浪費一些最昂貴的計算資源,而且由於這樣的機器很少,所以即使是開始工作的延誤,也是很大的浪費。 因此,業界需要評估不同的做法,在自有特殊伺服器農場或使用公有雲提供的大量普通伺服器之間進行權衡。不過,相對的,軟體工具也必須具有這種支援大量平行化與不同運算架構的彈性。 新軟體架構支援各種布署方案 以Cadence為例,該公司近期發表的Pegasus就可以在模擬或客製的環境中運行,並與Virtuoso平台以及Innovus實現系統(Implementation System)無縫整合。關鍵是它使用目前晶圓廠認證的PVS平台。 和其它命名中帶有「-us」字尾的產品相比, Pegasus的平行化程度更高。它是第一個將流水線基礎設施與資料流架構(Dataflow Architecture)結合的解決方案,可在上百個CPU上實現「近線性可擴展性(Near-linear Scalability)。它是雲端就緒的產品,能夠在內部伺服器或亞馬遜雲端服務(AWS)等外部商業雲端上運行。對使用者來說,Pegasus可以直接在高峰使用期間,例如DRC送交設計定案(Tape Out)時,從公有雲逐步添加大量資源。 Pegasus的早期客戶之一是德州儀器(TI);與其現有的解決方案相比,他們已成功使用大量的Pegasus CPU,大幅降低了全晶片DRC的運行時間。另一位早期客戶是Microsemi,它發現以前需要運行24小時以上的工作可以在幾個小時內完成。結果如圖3所示。在沒有Pegasus的情況下,在「時序收斂(Timing Closure)」後可以預見昂貴的延遲,而在有Pegasus的情況下,DRC及最終的「工程變更指令(ECO)」週期是快速且可預測的。 圖3 高度平行化並可支援外部運算資源的Pegasus可明顯減少DRC執行的時間。 根據Cadence彙整的資料,在使用360個處理器核心的條件下,三個不同客戶的實際設計加速了6倍到12倍不等。更重要的是,Pegasus還可支援更多核心,且效能還可持續增加。圖4顯示,Pegasus可支援160、320、640個CPU核心,且效能可持續提升。許多平行化工具在數十個CPU核心上運作,可表現出令人驚艷的加速成果,但核心數量增加到一定程度後,再添加額外的處理器核心,就不再有進一步的改進,甚至在某些情況下,由於協調CPU資源的工作成為瓶頸,反而會導致速度減慢。 圖4 Pegasus的可擴展性 因此,Pegasus允許企業利用內部伺服器中的大量通用伺服器,有效地擴展到上百個核心。當內部資源耗盡或無法使用時,Pegasus可以銜接雲端上的資源繼續使用。 不過,筆者還是要提醒,當開發團隊擁有近乎無限量的處理器核心時,很容易造成運算資源的浪費,而這個代價可不便宜。浪費模擬或浪費迭代太容易了。 EDA上雲端 機器學習水到渠成 當雲端及EDA都匯集在一起時,機器學習的元素,就可以很自然地加入其中。 與Cadence...
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實施浪湧電壓耐受設計 功率因數控制電路更耐用

傳統二極體整流橋是最常用的交流電壓整流解決方案。整流橋後面經常會增加一個功率因數控制器,以確保市電電流的波形近似於正弦波。不過,二極體整流橋無法控制湧流。用兩個可控矽整流管(SCR)替代兩個二極體,新的控制型整流橋可以限制連接市電時的湧流。本文提出幾個前端拓撲以及一些與混合式整流橋和有效防止過壓相關的設計技巧。實驗結果證明,4kV至6kV浪湧電壓耐受設計是很容易實現的,而且成本也不高。 湧流限制方案影響待機功耗 二極體整流橋的缺點是無法控制浪湧電流,這是因為在插入市電插座時,直流輸出電容會突然充電。 強湧流可能會給系統帶來很多問題,例如,保險失效、二極體等元件損壞,同時還會在電網上產生過多的電流應力。 如果不對湧流加以限制,啟動電流上升速率很快,很容易達到穩態電流的10~20倍。因此,必須提高線路元件的參數,使其能夠短時間傳輸大電流。此外,線路電流突然提升將會導致電壓驟降,電壓波動將會降低其它負載的輸入功率;因而使得連接在同一條線路的燈具,或是顯示幕會忽明忽暗,出現閃爍或閃屏現象。為了避免這些有害現象,IEC 61000-3-3電磁標準規定了最大容許電壓波動和最大容許湧流。 為了達到這個標準要求,常用限流方法是採用一個阻值固定的電阻器或一個熱敏電阻器(圖1a中的RLIM)限制電容器湧流。熱敏電阻器通常具有負溫度係數特性(NTC),因此,熱敏電阻在低溫即啟動時阻抗大,穩態時阻抗小。 為了在穩態時控制電阻本身消耗的功率,需要選用低阻值的電阻器。一個更好的解決辦法是給電阻並聯一個開關,構成一個旁路,在穩態時接通開關,電流繞過電阻。 這種旁路開關通常採用機械繼電器(圖1a中的S2)。這個解決方案的缺點是RLIM電阻始終連接市電線路,即使應用設備進入待機模式,也照常給二極體整流橋供電。因為直流電容器(C)仍然處於充電狀態,所以存在待機功率損耗。為降低功率損耗,有必要給市電線路串聯一個開關(圖1a中的S1),該開關在設備進入待機模式時開路,這樣就能斷開二極體整流橋與線路的連接。 圖1 基於電阻器和繼電器的電湧限流電路(a)和基於混合整流橋的電湧限流電路(b) 混合式整流橋是一個更加智慧的湧流限制解決方案,如圖1b所示。利用可控矽整流管的漸進式軟啟動,向輸出電容慢速充電,從而實現對湧流的限制。在線路電壓的每半個週期結束時啟動可控矽整流管,這時施加到電容器的電壓被降低。通過逐漸降低可控矽整流管導通延時,延長可控矽整流管導通時間,以此提高直流電容器上的施加的電能。 如果給線路串聯一個電感器(圖1b中的L),這個解決方案就會奏效。在實際應用中,這個電感器是免費的,因為基於直流橋的應用多數都有開關式電源或電機變頻器,不管是哪一種,都需要一個高頻開關濾波器。多數EMI濾波器都有一個共模電感器,產生雜散差分式電感。這個解決方案還需要一個輔助電源,用於在直流輸出電容器充電前給微控制器供電,確保可控矽整流管的軟啟動操作。 因此,這個限制湧流並控制待機損耗整體方案是用兩個可控矽整流管替代一個限流電阻器和兩個繼電器。與機械繼電器技術相比,半導體固態繼電器成本低廉,並克服了機械繼電器的下列缺點: .線圈導致的控制電流消耗大 .機械振動導致的開關開路 .機械觸點產生的聲學雜訊 .在易燃環境引起火災(開關電弧) .可靠性低(在高直流電壓或電流時的繼電器開關操作) 依標準實施抗浪湧電壓步驟 像二極體整流橋一樣,混合式整流橋也與市電插座直接相連,如果有浪湧電壓,很可能會燒毀整流橋和PFC晶片(例如,圖1中的旁通二極體D4)。按照IEC61000-4-5標準描述的抗浪湧衝擊實驗步驟,必須施加不同相角的正負浪湧電壓。 在市電峰壓時施加正浪湧電壓 在90O相角施加4KV正浪湧電壓,如圖2的示意圖所示(無PFC),是為了模擬最惡劣的應用環境;因此,為L選用一個2µH電感,而C是一個100µF電容。可控矽整流管是兩個50A的TN5050H-12WY,而D1、D2和D4二極體(PFC旁通二極體)則是STBR6012-Y整流管。 在90O相角時,T1和D1導通,浪湧提高電流,並致使D4導通。因為PFC電感保持電壓,浪湧電流旁通二極體D4,避免燒毀PFC續流二極體(D3)。 如圖2所示,在浪湧期間,T1電流峰值達到1730A(D1和D4電流也同樣達到這個數值)。電流脈寬相當於30µs長的半正弦波。這個電流應力數值遠遠低於STBR6012-Y和TN5050H-12WY的承受範圍。 如果施加的湧流高於可控矽整流管或二極體的電流耐受能力範圍,有兩種方法可以降低過流(兩種方法可一起使用): .提高差分電感的方法雖然有助於降低峰值電流,但也會使過流脈寬小幅提高。 .在線路輸入端加一個變阻器,有助於降低電路受到的峰壓衝擊,同時也會降低過流。 如圖2所示所示,浪湧電流將VDC輸出電壓提升到650V。這個電壓反向施加到T2(因為當T1導通時,二極體D1也同時導通)和D2。因此,必須使用至少800V的元件,TN5050H-12WY和STBR6012-Y是1200V,電壓裕度很高。如果反向電壓超出可控矽整流管或二極體的耐受範圍,用一個電容值更大的輸出電容或內部寄生效應很低的電容串聯一個電阻器,可以更有效地控制浪湧電壓。 圖2 正浪湧電壓期間的過流應力(D4是PFC旁通二極體) 在市電峰壓時施加負浪湧電壓 如果施加的負浪湧電壓是90O相角,混合式整流橋的工作方式就有點複雜了。圖3所示給出了這種情況的電路通斷序列: 圖3 90O負浪湧電壓測試混合整流橋的工作序列 .A階段:在浪湧施加前混合式整流橋正常工作,VAC是正電壓,T1和D1導通,線路電流(IL)從L流至N,途經T1、D1和輸出電容。 .B階段:施加負浪湧電壓,因此VAC極性變負,這意味著,負電流將從N流至L。 .C階段:在VAC電壓變負後,線路電流下降。當IL電流過零時,D1關斷。這意味著,現在整個線路電壓被施加到T2(VT2箭頭)。 C階段必須謹慎處理。實際上,如果電壓高於可控矽整流管的擊穿電壓,元件可能被燒毀。 .Transil保護機制防止可控矽整流管燒毀 在可控矽整流管的陽極和閘極之間連接一個過壓保護元件Transil(圖4),可以防止T2在C階段被燒毀。在C階段,電壓將會上升到Transil的擊穿電壓(VBR),觸發Transil二極體導通,向可控矽整流管閘極施加電流。然後,可控矽整流管導通。圖4描述了這種操作: 圖4 基於TN5050H-12WY可控矽整流管的混合式整流橋90O1 kV負浪湧電壓測試 .A階段:在第1點結束,VAC電壓變負。 .B階段:在第2點結束,線路電流電壓過零。 .C階段:T2在第3點導通,電壓高於Transil擊穿電壓,施加到T2的電壓最大值被限制在430V。然後D2也導通,施加浪湧,給輸出電容充電。 .D階段在第4點後開始,浪湧電流通過T2、D2和D4施加到輸出電容,T1和D1關斷。 在此測試中選用一個1,5KE400CA的Transil二極體。這個二極體可將鉗位元電壓的峰值限制到一個極低的水準(430V)。在C階段,D1上的負電壓絕對值是VT2與VDC之和。如果輸出直流電壓是325V,則D1上的負電壓最大值是755V(在STBR6012-Y的容許範圍內)。電壓值更高的Transil或低電能Transil(1,5KE400CA是一個1500W Transil)將會引起更高的鉗位元電壓,導致更高的電壓施加到D1上。在T2的閘極與陰極之間連接的電阻器用於分流Dz Transil二極體輸出的電流,避免dV/dt引起的雜散觸發。 保護機制有備案 變阻器有效耐受浪湧衝擊 如果不想讓可控矽整流管在電壓高於430V時導通,或者是當可控矽整流管被Transil觸發的時候,如果浪湧電流高於SCR ITSM值,我們還有一個解決辦法,即在整流橋輸入端,將Transil二極體改為電壓抑制器,例如,金屬氧化物變阻器(MOV)。 當變阻器置於EMI濾波器之後,濾波器阻抗(特別是共式扼流圈的差分式電感)可以限制變阻器吸收電流。並聯多個變阻器以更好地限制浪湧電壓,避免在施加90O相角負浪湧電壓時T2導通(在施加270O相角正浪湧電壓時T1導通)。 浪湧電壓耐受能力取決於變阻器的能否將浪湧電壓限制在T1/T2可控矽整流管的VDSM/VRSM和D1/D2二極體的VRRM以下。可控矽整流管過流不再一個難題。例如,並聯四個385V 14mm金屬氧化物變阻器,連接一個典型的EMI濾波器,當浪湧電壓達到6kV時,混合式整流橋的電壓限制在1100V,遠遠低於TN5050H-12WY VDSM的擊穿電壓和STBR6012-Y整流管的擊穿電壓。因此,該電路典型情況下能夠耐受6kV浪湧衝擊。 (本文作者皆任職於意法半導體)
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有效省水/確保安全 MCU實現智慧浴室管控裝置

在現今這個年代裡,洗澡是每天個人衛生清潔活動,使用浴缸泡澡是人們生活中的一大享受,而且泡澡許多好處,像是消除疲勞、治療失眠、保養皮膚等等,但是有些人泡澡時間太久,有時會導致胸悶、呼吸急促、頭暈、甚至暈厥。 目前市面上浴缸並沒有提醒已放完水、洗澡時間過長的功能,無法實際的讓使用者知道浴缸何時放滿水與得知洗澡水的溫度。基於以上原因,本文試圖利用微控制器(MCU)建構出一套經濟、節能、安心的浴室裝置,期能幫助使用者在洗澡或泡澡的時候,避免浪費水資源。本裝置的相關功能如下所示: .具計時功能 .具節能功能 .具語音提醒功能 .具手機提示功能 .具手機啟動/停止放水功能 .具手動啟動/停止放水功能 .具溫度感測功能 .具LED提示功能 .具自動加冷熱水功能 .具自動偵測水位高低功能 本系統的功能與目前浴缸結合,具有自動加冷熱水功能可避免水溫太冷或太熱,並且利用浮球配合紅外線發射/接收。當浮球處於紅外線發射器與接收器之間時,因紅外線被遮斷,微控制器傳訊息到手機,讓使用者知道浴缸水位,且當浮球已至高水位時,系統會停止放水,讓浴缸放水的時候不會溢出,造成水資源的浪費。 防水型溫度感測器,用來偵測浴缸裡的水溫,可以藉由七段顯示器知道浴缸的水溫及對應的LED得知水位高低,同時使用者可透過手機連接藍牙模組,並啟動對應的App程式,讓使用者透過手機確認浴缸裡的目前水溫及目前浴缸放水位置。 當洗澡水已經施放完畢時,語音提示會發出提醒,告知使用者洗澡水已經放好,這樣一來洗澡水不會因為使用者的疏忽浪費而溢出,甚至能讓使用者在最完美的水溫中沐浴放鬆,而洗澡時間過長也會有語音提醒,告知使用者,該適度的讓身體休息,避免洗澡過久而造成身體上的不適。同時,當浴室的地板濕滑,語音亦會警示使用者,注意地板濕滑,避免滑倒而發生意外。此外,浴缸水位不會溢出、水溫可以保持在合適溫度以及可透過藍牙將數據上傳至手機,即可讓使用者方便查詢浴缸水位及溫度。綜上所述,本裝置透過以上功能,可讓人們避免因疏忽導致水浪費,洗澡時間過導致胸悶、呼吸急促、頭暈、甚至暈厥等症狀。 居家浴室管控裝置工作原理 圖1所示為本作品具創新性與實用性的「居家浴室管控裝置」之完整電路圖,整個系統以盛群半導體旗下的HT66F70A微控制器作為主要控制核心,來控制其它周邊元件,例如語音模組、溫度感測器、自動加冷熱水電路、紅外線發射/接收器,藍牙、雨滴感測模組與七段顯示器等,使得本系統的整體運作更加的流暢與完善,以下所示為相關元件之控制電路與工作原理。 圖1 居家浴室管控裝置完整電路圖 圖2所示為水位指示燈電路之控制電路圖,總共有三顆LED,將三顆LED正端接腳分別連接至HT66FU70A的PA.4、PF.4、PH.3接腳,當紅外線接收器的C接腳輸出一高電位的訊號給微控制器的時候,LED就會亮起,微控制器在接收到C接腳的訊號時,會依據其準位來進行相關的控制,藉此控制LED。 圖2 水位指示燈電路之控制電路圖 首先,必須先初始化DS18B20,以確定二者之間有沒有連接上,當微控制器要初始化DS18B20時,必須先令DQ=0的時間持續至少480us,然後再令其為1,即DQ=1。換言之,就是產生一個低電位的脈衝訊號。當DS18B20感應到此一訊號後,會經由DQ接腳送出一個持續60~240us的低電壓做為回應。當微控制器收到此一回應訊號時,表示初始化成功,亦即DS18B20有連接上微控制器,反之則否。 當DS18B20初始化成功後,即可開始對其下命令,以進行寫入/讀取資料的動作。微控制器要將資料0與1寫入DS18B20的方法略有不同,寫入1時須先令PB.1接腳輸出低電位,即PB.1=0,然後在15us內,再令PB.1輸出高電位,即PB.1=1,整個動作過程至少要持續60us以上。至於要將0寫入的話,則只需令PB.1輸出低電位的時間持續60us即可。 圖3所示為本系統溫度感測器之控制電路圖,MCU與DS1820之間僅需一條資料線即可,當溫度感測器偵測到外部的溫度時會透過PB.1接腳將訊號傳給MCU處理,雖然沒有時脈可以控制資料讀取傳輸時間,但溫度感測器卻是十分注重傳送資料與讀取資料的時間,所以必須要使用者程式上延遲時間寫的十分準確不可有太大誤差,才能讀取到正確的溫度值。 圖3 溫度感測器之控制電路圖 圖4與圖5所示為本系統控制七段顯示器的控制電路圖,主要是用於顯示溫度、時間之用。只要經由微控制器的接腳PG.0、PG.1、PG.6、PE.1~PE.4與 PC.1、PC.4、PC.6、PC.7、PD.0~PD.3接腳送出0~9的二進制碼,就可以令七段顯示器顯示相對應的數值。        圖4 七段顯示器(溫度)之控制電路圖 圖5 七段顯示器(時間)之控制電路圖 圖6所示為本系統語音模組之控制電路圖。主要是用來發出提示/警示語音之用。控制方法有很多種,本裝置是採用普通直放介面,語音模組上的P7接腳與微控制器的PA.4腳連結,低電位時會從SD卡內儲存的檔案播放輸出。 圖6 語音模組之控制電路圖 圖7所示為本系統音頻放大器模組之控制電路圖音頻訊號之輸出,採用TDA7266音頻功率放大模組進行聲音放大之功能,利用語音模組的HPR與HPL接腳傳送音訊資料,並將喇叭的正極與負極與音頻功率放大器模組的OUT1+及OUT1-上,透過音頻放大器將語音模組的聲音放大後播放出來。 圖7 音頻放大器之控制電路圖 圖8所示為本系統自動加冷熱水之控制電路圖,是由繼電器、電晶體與沉水泵浦所組成,在使用者按下放水按鍵後,微控制器的PH.4、PF.5會送出低電位訊號使得繼電器的COM腳與NO腳連接形成一個迴路,此時相對應的冷/熱水泵浦就會將冷/熱水桶中的水抽出來,然後經由高壓軟管傳送至水龍頭,再流入浴缸中。當停水按鍵放下後,就會停止放水。 圖8 自動加冷熱水之控制電路圖 圖9所示為藍牙模組(FBT06)之控制電路圖,是採用UART串列通訊介面,其中藍牙模組的TxD與RxD分別接至微控制器的PA.1(Tx)與PA.3(Rx)接腳,二者之間的傳輸速率為9600bps,串列資料的傳輸格式為8位元數據、無極性位元與1個停止位元。微控制器要將資料傳送給手機或接收來自手機的訊息之前,藍牙模組必須先與手機連結,同時手機上的App程式也要先撰寫好。 圖9 藍牙模組之控制電路圖 圖10所示為紅外線發射/接收器之控制電路圖,總共有三組主要是用偵測浴缸水位的高/中/低。其中第一組的紅外線的接腳C接至微控制器的PB.5接腳,第二組的紅外線的接腳C接至微控制器的PB.6接腳,至於第三組紅外線的接腳C則接至微控制器的PB.7接腳。 圖10 紅外線發射/接收器之控制電路圖 當浮球處於紅外線發射器與接收器之間時,因紅外線被遮斷,導致接腳C為高電位,則接收器的C接腳會輸出一高電位的訊號給微控制器的PB.4接腳,反之若紅外線接收器沒有被浮球遮斷時,則紅外線接收器的C接腳會輸出一低電位的訊號,微控制器在接收到C接腳的訊號時,會依據其準位來進行相關的控制,藉此可判斷出浴缸中的水位為高/中/低水位。 居家浴室管控裝置結構 圖11所示為「居家浴室管控裝置」的系統架構方塊圖,本裝置是利用微控制器來控制周邊諸如,沉水泵浦、防水型溫度感測器、紅外線接收器、紅外線發射器、雨滴感測模組、七段顯示器、語音模組、音頻放大器模組、水位LED、藍牙模組及手機等元件,以完成整個系統的運作,本系統的控制描述如下所示。 圖11 居家浴室管控裝置之系統架構方塊圖 首先當居家浴室管控裝置啟動時,系統會透過使用者按按鍵後,開始放水,並透過浮球遮斷紅外線接收模組,感應浴缸水位的低/中/高,當浴缸水位以至低水位時紅色LED亮起,中水位時黃色LED亮起,低水位時則綠色LED亮起,同時溫度感測器,感測浴缸水溫溫度,並顯示在七段顯示器上,上述兩項皆會顯示於手機App上。 溫度偵測若水溫太高則放冷水,太低則放熱水。如果浮球遮斷高水位紅外線接收模組時,系統會停止放水,若沒有則繼續放水。當系統停止放水時,語音提示洗澡水施放終了,啟動計時功能開始計時,並顯示在七段顯示器上,系統計時30秒之後,計時器會關閉,此時語音會發出提醒語音,提醒使用者,洗澡時間過長。當使用者在洗完澡要走出浴室時,若浴室地上有潮濕或積水的狀況時,語音模組將會警示地上濕滑請小心。  居家浴室管控裝置測試方法 「居家浴室管控系統」其中相關元件有沉水泵浦、繼電器控制盒、防水型溫度感測模組、紅外線發射/接收器、七段顯示器、音頻放大器、語音模組、喇叭、藍牙模組與LED 等元件,這些元件的成果展示如下(圖12)。 圖12 居家浴室管控裝置的完整成品照片 首先為具自動加冷熱水與溫度感測之測試方法(圖13)。首先開啟電源,按下放水按鍵或手機的放水鈕後,沉水泵浦會開始抽水到浴缸中。防水型溫度感測器偵測到的水溫會顯示於七段顯示器上。接著防水型溫度感測器偵測水溫,水溫太高則放冷水、水溫太低則放熱水;若水溫介於高與低之間,同時放冷熱水。當水位到達高水位時,浮球遮斷紅外線發射/接收器,系統會自動停止放水。 圖13 1為浴缸中水溫,2是自動切換加冷/熱水;3則是浴缸中水位到達高水位。 圖14為語音提醒/警示功能之成果展示當紅外線偵測到達高水位後,語音裝置(語音模組+音頻放大器+喇叭)會發出語音「洗澡水已經放好了」,以提醒使用者;緊接著系統便會開始計時,計時時間到了,語音裝置會發出語音「洗澡時間過長」,以警示使用者。當雨滴感測模組偵測到地板濕滑,語音裝置會發出語音「地上濕滑請小心」,以警示使用者。 圖14 語音提醒/警示 圖15為具自動偵測水位高低與計時功能之測試方法,當壓克力圓管中的浮球介於紅外線發射/接收器之間時,因紅外線被遮斷,可藉此得知浴缸中水位的高/中/低,因浮球介於第三組紅外線發射與接收器之間,所以為高水位。另外,當水位到達高水位後,系統會開始計時洗澡時間,目前以三十秒代替三十分鐘。        圖15 低/中/高水位指示燈點亮及洗澡時間設定為30秒 (本文作者皆為台北城市科技大學學生,指導老師為劉銘中教授)
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