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整合企業內部/串聯產業供需 資安防護IT/OT齊動員

企業應由上而下落實資安防護,發展智慧資安。若有成熟的資安事件應變能力、資安人才團隊,並結合AI邁向智慧資安,企業將能夠更穩健地推動數位轉型,保護數位資產。為幫助產業加強資安防護、落實整合資安供需,除了企業內部須戮力同心,整個產業鏈更需要統一的資安標準,讓各個崗位在資安這漫長的耐力賽中有方向可以依循。 工業資安保衛戰 IT/OT各司其職 資安是企業裡每一個人的責任,除了IT部門,OT部門也不能置身事外。IBM全球安全營運中心副合夥人黃勵孟(圖1)表示,針對工業資安防護,有三項要點,首先應注意的是資安事件管理平台(Security Information Event Management, SIEM)與威脅獵捕(Threat Hunting)能夠相輔相成;另外,OT和IT的資安防護可以在資安監控中心(SOC)裡融合;並應定期增進SOC的能力。 圖1 IBM全球安全營運中心副合夥人黃勵孟表示,資安危機瞬息萬變,須有完善資安系統才能保護企業資訊。 台灣有非常多智慧財(IP)的廠商,因此資安防護也就更顯重要。黃勵孟進一步說明,資安威脅有80%是已知的,然而未知的20%卻能夠造成80%的傷害。威脅獵捕是歷史數據的分析,廠商可以透過這樣的技術,看出哪些行為是異常的,藉此增強SOC的能力。威脅獵捕讓SOC具備主動出擊的能力,在獵捕後可以進行分析,之後再分享給企業的其他團隊進行反應與處理。但要注意的是,威脅獵捕並不能取代SIEM功能,SIEM是即時的反應回饋,而威脅獵捕則是收集大數據的歷史數據進行分析與追蹤(圖2)。 圖2 威脅獵捕與SIEM功能比較表。 資料來源:IBM 資安威脅是瞬息萬變的,必須與時俱進。黃勵孟指出,不能依賴單一產品處理資安危機,應有健全的系統,才能防堵惡意威脅。除了IT部門,OT部門也要納入資安防護體系之中。IT和OT部門最大的差異在於文化,IT通常十分動態,習慣不斷變化的工作環境;OT則相對安定,OT部門的設備年齡動輒十年,就算有使用補丁也不會想要大幅度的變動。然而既有的系統未更新、未加密、使用第三方廠商的產品等都是資安漏洞可能的藏身之處。 OT和IT的資安管理是不同的,OT部門可能正在使用舊的設備與協定,針對OT部門的資安保護黃勵孟說明,須要關注的是設備的輸出,有輸出的地方就會有漏洞,因此就須要進行檢測。OT部門應注重資產的發現(Asset Discovery)、協定的識別/違反(Protocol Identification/Violation)和參數的分析/偏差(Parameter Profiling/Deviation)。資訊安全管理是一條漫長的路,因此必須擬定一個長期的計畫,釐清手上擁有的資源並善加利用。 數位轉型浪潮起 資安保護全面啟動 隨著數位轉型浪潮席捲大大小小的產業,資安同時成為數位化與智慧製造背後的隱憂,面對病毒、惡意程式愈發猖狂,針對智慧製造的資安保護,台灣微軟雲端平台事業部副總經理李啓後(圖3)說明,智慧製造可以分成IT、IoT和OT,要解決資安問題必須從所有層面同時改善,才可能杜絕資安威脅。為協助企業數位轉型,並提供全方位的資安保護。台灣微軟近日宣布結合「雲端SIEM+SOAR」功能的Azure Sentinel正式在台上線。而Azure Sentinel在點線面的觀點,是做面的資安保護,且不會排斥各種不同的資料輸入,所以只要資料能夠輸入的話,該產品就可以納入控管。舉例來說,一個軟體允許Azure Sentinel跟其連繫與控制的話,就可以做端到端(End To End)的資安保護。同時Azure Sentinel具簡單的圖形介面,加上AI的理論後盾,讓所有人員都可以輕鬆的操作。 圖3 台灣微軟雲端平台事業部副總經理李啓後表示,Azure Sentinel透過身份識別管理、數據分析監測、信息保護與威脅預警等各層面,協助企業徹底降低資安威脅。 微軟亞洲首席資安顧問Minoru Hanamura(圖4)表示,Azure Sentinel以Microsoft Security Graph為巨量資料庫,透過機器學習分析每日從微軟產品與服務收集到的數兆筆資安威脅訊號,不僅擁有足以防護、偵測、回應甚至追擊的真正智慧,更可讓企業直接串連現有的跨平台資安方案,匯集組織內所有來自雲端、地端、軟硬體的Log且加以分析、去蕪存菁;並優先推播與企業最相關且急須IT人員關注的重大資安威脅事件,以圖像化的儀表板輔助IT人員操作。 圖4 微軟亞洲首席資安顧問Minoru Hanamura表示,結合AI分析技術,將可協助企業預測資安威脅攻擊並提前預防。 每一個資安產品都有其專長的能力,有的在前端、有的在終端、有的在後端、硬體端、網路層等。Hanamura指出,Azure Sentinel的優勢在於,把所有的Log收集進來之後,可以統一地看到全面端對端的視野,結合這些產品功能同時進行回應。每個產品都有其優勢和擅長的領域,但以企業的資安角度來看,需要全面性的整合服務,Azure Sentinel涵蓋了不同產品,整合所有產品的優勢,在中央串連所有功能進行統一的回應。 資安產品各有所長 跨域整合安全無漏洞 Azure Sentinel不是為了取代原有的資安產品,但是故有的資安產品多數無法提供跨領域的整合服務,網路資安產品就侷限於網路、郵件資安產品就侷限於郵件,雖各有專長,但對企業資安人員來說,必須關注於整個企業全面的資安,透過Azure...
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十個數位趨勢 改變你我生活形態?

  文 | 萬岳憲 資策會MIC產業躍升事業群總監 第二次看這部電影,最震撼的反而是劇情,腦海中不斷的在想像未來(也可能是現在)的網路世界,黑帽駭客入侵你家裡的網路,白帽駭客基於道德觀出面阻止黑帽駭客,然後灰帽駭客想要炫耀自己的高超網路技術,在黑帽駭客與白帽駭客之間,各打五十大板。 我會這樣的胡思亂想,可能跟讀完一份研究報告有關係,這是資策會(MIC)的數位研究團隊,觀測目前的創新趨勢脈絡,針對未來的數位環境,提出10項可能的關鍵發展與影響,將可能重新塑造或定義未來企業的經營樣貌,同時改變未來人們的消費與生活型態,甚至衍生更多的科技與商業創新模式。摘要10個關鍵發展的內容如下: 1.人工智慧(AI)普及促進產業應用(Democratizing AI) 隨著AI語音助理從「雲端版」轉型為「落地版」的服務型態發展趨勢,這股浪潮將引領AI語音助理繼續朝向「瘦身」、「壓縮」的方向發展,未來許多業者在AI晶片(AI on chip)的協助下,開發工具、平台、API與運算等需求的取得成本將大幅降低,AI不會是國際大廠的專利,所有企業都可以簡單的開發與運用AI。 2.協作機器人是你的同事(CoRobot Work with You) 高齡少子化所帶來的勞動力短缺問題,將無法避免的驅動全球生產製造場域,大量使用自動化設備。為了滿足小量多樣及客製化的生產需求,協作機器人與生產線人員,會在相同的生產線上共同協作。未來與人們一起工作的協作機器人,簡易使用性及安全性,將成為首要的發展關鍵,而人們也要逐漸習慣與這類型的同事相處。 3.資訊安全成為無限之戰(Need Secure Everything & Everywhere) 人們已經無法脫離數位化的環境,只會朝向愈來愈多元的方向發展,所有應用場域與新興科技都離不開數位化。資訊科技(IT)與營運技術(OT)的無縫接軌,將成為製造場域的重要課題,同時對資訊安全的需求壓力也會不斷的增加,全新的資訊安全維護觀念與商機將應運而生。 4.萬物皆客製(Customize Everything) 隨著AI、物聯網、5G等新興技術逐漸融入智慧家庭,消費者的日常生活習慣、脈絡與足跡,都會被轉化為重要的數據資料庫,經由個人化的大數據分析,就可以為每一個人打造專屬的客製化生活環境。未來沒有掌握數據的業者就會被淘汰,沒有參加數據陣營的業者就會被邊緣化,而個人資料保護的議題,可能是業者最大的成本支出。 5.感知互動(Sensory Interaction) 未來感知科技會有突破性的發展,從感知「視覺、聽覺、嗅覺、觸覺、情緒、語言、生理、動作」等面向發展互動,高度的感知需求勢必帶動數位傳輸技術與運算能力的提升,將創造更即時互動的雙向感知互動,人類將更了解寵物的需求與感受,與寵物的親密關係可能更甚於人際互動。 6.黃金地段消失(Location Not So Critical) 因為交通便利或商業群聚而形成的黃金地段,已經逐漸受到消費型態媒合平台的影響而改變。未來的商業空間運用,將隨著VR、AR、無人機或無人車的融合發展,消費服務空間將從地面擴展至空中,隨客而定、隨客而取的服務,數位點選或滑動即唾手可得,「空域優先」將成為全新的黃金地段代名詞。 7.從銀行到銀行業(From Bank to Banking) 消費者需要更多元、更客製化、更容易取得、更快速便利的金融服務,傳統的人際互動銀行服務將被弱化,生物識別連結網路平台,將創造新的銀行服務型態,實體銀行的服務規則、時間與空間會逐漸消失,因為人們需要的是銀行的服務,不是需要一間走進去詢問或申請的銀行。 8.自動化帶來自主化的生活(Automatic & Autonomous Life) 未來的智慧科技與人們的生活型態會愈來愈緊密,許多生活中必須處理的勞務,將完全由機器代勞,自動化的生活型態讓人們的生活更具自主性,節省必要勞務所獲的自主時間,將改變人們現行的消費型態與行為。 9.獨居但不孤獨(Alone...
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行動晶片大廠紛推高效/低耗能方案 5G SoC市場邁入群雄割據

5G手機成為各大行動晶片供應商進軍5G行動商機的首座灘頭堡,而為讓消費者享受到最佳的5G行動體驗,同時又兼具尺寸小、功耗低、高效能等特點,聯發科、高通、華為、三星等大廠,相繼在2019年發布5G SoC解決方案;眾多5G SoC方案問世,代表5G部署腳步不停邁進,也意味著各大行動晶片供應商在5G行動市場的競爭更趨激烈。 聯發科強打高速/AI特點 搶攻5G行動商機,聯發科開響第一槍,在2019年Computex展會期間宣布推出最新款5G系統單晶片。此一5G系統單晶片為採用7nm製程的多模數據機晶片,能夠為首批旗艦型5G智慧手機提供強勁的動能。 據悉,該款5G SoC內置5G數據機「Helio M70」(圖1),縮小了整個5G晶片體積。該產品包含Arm最新的Cortex-A77 CPU、Mali-G77 GPU和聯發科先進的獨立AI處理單元(APU),可充分滿足5G功率與性能要求,提供超快速連接以及更佳的使用者體驗。同時,該產品採用節能型封裝,此設計優於外掛5G數據機晶片的解決方案,能夠以更低功耗達成更高的傳輸速率,為終端手機廠商打造全面的超高速5G解決方案。 圖1 聯發科在2019年Computex展會期間鳴槍起跑,宣布推出最新5G系統單晶片。 該款多模5G行動平台適用於5G獨立與非獨立(SA/NSA)組網架構Sub-6GHz頻段,支援從2G~4G各代連接技術,以便使用者在全球5G逐步完成部署之前,享有無縫連接高品質的網路體驗。 聯發科技總經理陳冠州表示,該款晶片的所有功能均以滿足首批旗艦型5G終端產品而設計。業界、手機品牌客戶和消費者對5G有很高的期望,而此行動平台憑藉其更優秀的架構和影像功能,以及強大的AI和超高速5G連線速度,將協助終端裝置有強大的功能,為消費者帶來更佳的用戶體驗。 聯發科指出,該行動平台已於2019年第三季向主要客戶送樣,首批搭載該行動平台的5G終端產品最快將在2020年第一季問市。目前該公司已與領先的電信公司、設備製造商和供應商合作,以驗證其5G技術在行動通訊設備市場的預商用情況。 此外,聯發科同時與5G元件供應商及全球營運商在射頻技術領域(RF)展開密切合作,以迅速為市場帶來完整、基於標準的優化5G解決方案。在RF技術中合作的企業包括OPPO、Vivo,以及射頻供應商思佳訊(Skyworks)、Qorvo和村田製作所(Murata)。多家企業將共同合作,打造適用於纖薄時尚智慧手機的5G先進模組解決方案。 華為以小體積/高效能作為賣點 繼聯發科在2019 Computex展會期間發布5G SoC之後,2019德國柏林消費電子展(IFA)也成為各大手機晶片供應商輪番發布5G SoC之地。首先是華為於2019 IFA上發表全新麒麟990 5G SoC晶片(圖2),並已宣布量產,且該公司旗下最新款旗艦手機Mate 30已搭載此一5G SoC。 圖2 華為新推出的麒麟990 5G SoC晶片強調小體積、高運算效能。 該款晶片是華為推出的全球首款旗艦5G SoC,並宣稱是業界最小的5G手機晶片方案。該產品基於7nm+EUV製程,將5G Modem整合到SoC晶片中,達到面積更小,功耗更低。 毫無疑問地,該款5G SoC也支援NSA/SA雙架構和TDD/FDD全頻段,滿足不同網路、不同組網方式下對手機晶片的硬體需求;而基於Balong 5000高效的5G聯接能力,麒麟990 5G在Sub-6GHz頻段下可實現2.3Gbps峰值下載速率,上行峰值速率達1.25Gbps。 此外,該產品還採用創新的NPU雙大核+NPU微核架構,以打造強大的AI演算能力。NPU大核可針對高運算場景實現卓越的性能,而NPU微核執行超低功耗應用,充分發揮全新NPU架構的智慧運算能力。 至於GPU搭載16核Mali-G76,全新系統級的Smart Cache實現智慧分流,可以有效節省頻寬、降低功耗。在遊戲方面,麒麟990 5G升級Kirin...
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迎向Chiplet新時代 先進封裝模糊前後段界線

在AI浪潮席捲下,為了提供更高的運算效能,處理器核心數量,以及其所搭配的快取記憶體容量、I/O數量都呈現指數型暴增。這些情況使得IC設計者即便使用最先進製程,也很難把晶片尺寸變得更小。 不僅如此,如果按照傳統設計方法,晶片面積還越來越大,在某些極端狀況下,甚至還出現一片12吋晶圓只能生產十多顆,甚至不到十顆晶片的情況。如果再把良率因素考慮進去,採用這種設計方法製造出來的晶片,單顆成本恐將突破新台幣100萬元。這顯然不是晶片設計者跟客戶能夠接受的。 另一方面,5G對高頻寬、低延遲與大量連線的要求,使得通訊晶片必須要有更高的整合度,才能夠滿足5G提出的效能標準。同時再加上絕大多數物聯網裝置都有嚴格的成本、功耗與外觀尺寸限制,通訊晶片業者如果不想辦法利用先進封裝技術,把更多通訊元件、甚至天線整合在單一封裝內,形成完整的微型通訊模組,將難以滿足應用市場需求。 同質/異質整合攜手 共同因應AI與5G挑戰 AI跟5G正好代表兩種看似截然不同,但其實殊途同歸的半導體產業發展方向--同質整合(Homogeneous Integration)與異質整合(Heterogeneous Integration)。而且在許多情況下,這兩種整合其實是同時並存的。 針對同質整合,台積電研發副總經理余振華(圖1)表示,不管是依循摩爾定律(Moore's Law)的道路進行製程微縮,抑或是採用先進封裝技術,把不同晶片整合在同一個封裝體內,客戶追求的目標永遠都一樣--用更低的成本來實現電路功能。因此,除了製程微縮之外,如果有其他技術選項可以達成這個目標,客戶當然會樂於採用。而同質整合跟異質整合之所以興起,就是因為這兩種先進封裝技術,能夠有效降低成本。 圖1 台積電研發副總經理余振華表示,為協助客戶降低晶片生產成本,同質/異質整合並用將是未來的發展方向。 同質整合通常應用在處理器或邏輯晶片上,這類晶片為了提供更高的效能,滿足AI運算需求,不僅核心數量越來越多,核心旁邊配置的快取記憶體容量也跟著變大,I/O的需求也跟著暴增。如果繼續採用傳統SoC的設計思維,不把這類大型晶片切割成多顆小晶片,再用先進封裝技術整合起來,其生產良率會受到極大影響。 另一方面,把SoC按照功能進行切割,也有助於實現IP重複利用,並且讓設計最佳化。一顆SoC裡面,其實有很多電路不適合用最先進的製程技術生產,例如記憶體、I/O跟其他與類比/混合訊號有關的功能電路。與其將所有功能都整合在一顆晶片上,把這些電路功能切割開來,用性價比更高的製程來生產,反而更具經濟效益。這個觀念就是所謂的異質整合。 同質整合搭配異質整合的案例很多,台積電也已經有許多客戶成功開發出這種採用混和架構的產品,例如賽靈思(Xilinx)的高階FPGA,一方面使用同質整合,把一顆大型晶片切割成多顆小晶片,再利用CoWoS整合;另一方面,該公司的FPGA旁,還有多顆HBM記憶體,同樣利用CoWoS進行整合,以獲得更大的記憶體頻寬。 不過,由於CoWoS的成本高昂,在很多情況下已超過客戶可接受的門檻,因此成本相對低廉,但效能較低的InFO,獲得更廣大的客戶群青睞。此外,InFO的結構還在持續進化,且目前台積電InFO的線寬/間距(L/S)已經可以做到2/2微米;在實驗室裡面,甚至已發展出1/1微米以下的技術,且層數還在持續往上疊加,因此InFO家族的性能正在逐漸逼近CoWoS,也開始有網通晶片廠開始使用InFO。 至於在CoWoS方面,由於矽中介層(Si-interposer)的成本偏高,因此台積電3DIC處長鄭心圃透露,該公司內部也在發展以有機材料取代矽中介層的CoWoS,盼藉此提供客戶更多選擇。 除了成本考量外,從技術角度來看,IC設計者未來在開發新晶片時,也必然要導入同質/異質整合。聯發科副處長邱寶成(圖2)就指出,雖然先進製程可以做出更小的電晶體,但功率密度並未跟著電晶體縮小而下降。 圖2 聯發科副處長邱寶成認為,藉由先進封裝實現同質/異質整合,可有效協助設計者降低晶片的功率密度。 以聯發科目前功率密度最高的晶片為例,其功率密度可達380W/平方公分。用電熨斗做為比較生活化的比較基準,大家都知道電熨斗很燙,但其實電熨斗的功率密度只有10W/平方公分,由此可見功率密度對晶片設計者帶來的挑戰是多麼艱鉅。 把晶片設計適當分割開來,不只可帶來良率提高,成本下降的經濟效益,對於降低功率密度也有幫助。不過,由於AI、5G應用對晶片效能跟I/O數量的需求很大,IC設計者不希望在這方面有所妥協,因此聯發科非常樂見各種更先進的互連封裝技術出現,讓晶片設計者可以有更多選擇空間。 L/S迅速微縮 封裝難度/可靠度挑戰大增 其實,把時間往回推一年,在2018年的系統級封測高峰論壇上,除了CoWoS之外,業界能提供的扇出(FO)封裝技術,L/S大多還只能做到10/10微米,但一年之後,2/2微米已經成為新的標準,而且RDL的層數已經迅速推進到4P5M(四層有機聚合物,五層金屬層)。由此可見晶片客戶跟半導體製造業者對先進封裝技術的強烈需求。 然而,更細的互連線路、更多層數的立體堆疊,不僅需要新的材料跟製程設備,也使得封裝的生產良率、可靠度面臨更嚴苛的挑戰。有鑑於此,材料、設備商紛紛推出新一代材料或製程設備機台,如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金屬(SMIC)等。這些廠商提供的解決方案,讓台積電、日月光、力成跟艾克爾(Amkor)等前後段業者得以將先進封裝推向量產。 而在確保生產良率跟封裝可靠度方面,檢測(Inspection)與計量(Metrology)廠商如Camtek、Cyberoptics等,也針對各種先進封裝推出新的解決方案。事實上,由於先進封裝興起的緣故,檢測與計量在封裝領域所扮演的角色,將比過去更為關鍵。 由於先進封裝涉及多晶片整合,如果半導體製造商沒有在封裝前先對個別晶片進行完整檢測,鎖定Known Good Die(KGD),再進行Die to Wafer(D2W)或Chip to Wafer(C2W)整合,將會把Bad Die跟其他Good Die封在一起,最後得到無法正常運作的元件,並蒙受巨大的經濟跟良率損失。由此可知,檢測與計量在後段製程的重要性將越來越高,而這也會使封裝廠的產線設計跟運作流程變得越來越像前段廠。 從SoC走向Chiplet EDA工具支援至關重要 除了材料跟設備機台外,由於先進封裝變得越來越複雜,因此封裝設計者很難再用現有的設計工具來完成先進封裝設計。明導(Mentor)亞太區技術總監李立基(圖3)就指出,在一個封裝只有幾百個I/O的時代,封裝設計者還有可能用試算表(Spreadsheet)來規畫I/O,但在動輒數千甚至上萬個I/O互連的先進封裝設計中,這種方法不僅太耗時,而且出錯的機率很高。基於資料庫的互連設計,還有設計規則檢查(DRC),都將成為先進封裝設計的標準工具。此外,以往封裝業界習慣使用的Gerber檔格式,在先進封裝時代也必須改成GDSII檔格式。整體來說,封裝業界所使用的工具,都會變得越來越像前段Fab跟IC設計者所使用的工具。 圖3 明導亞太區技術總監李立基認為,未來後段封裝設計的EDA工具,將越來越接近前段IC設計用的EDA工具。 另一方面,在晶片設計端,為了把SoC拆解成Chiplet,EDA工具也必須跟著大翻新。而且不僅是RDL Netlist、線路布局(Place & Route)的工具需要更新,設計人員還需要更多設計模擬工具來解決多晶片所衍生的電源一致性(PI)、訊號一致性(SI)、電磁相容(EMC)、散熱(Thermal)等問題。新思(Synopsys)、益華(Cadence)與明導都有對應的解決方案。
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專訪達爾全球離散元件產品副總裁唐逸鵬 功率離散元件尤重基本功

有鑑於此,除了少數擁有特殊設計或製程know-how的業者外,許多國際大廠已漸漸從這個領域淡出,改推整合式產品,例如結合控制器跟MOSFET的電源管理晶片(PMIC)。但達爾(Diodes)全球離散元件產品副總裁唐逸鵬認為,只要掌握核心技術,而且基本功夠紮實的團隊,在這個紅海市場上還是大有可為。 電路抄襲沒用 離散元件差異化全靠基本功 出身類比晶片名門國家半導體(National Semiconductor; NS)的唐逸鵬回憶說,早年NS都會定期出版一份教科書等級的刊物,詳盡介紹自家產品的設計架構跟工作原理。NS之所以如此大方,是因為該公司根本不怕其他競爭同業抄襲。 他解釋,類比產品有一個特性:即便電路設計一模一樣,搭配不一樣的製程參數跟材料,就會有天差地遠的性能表現。所有的魔鬼都藏在細節裡,如果設計團隊沒有對製程、材料、物理學有很深的理解,就會掉入這些陷阱中。而這正是國家半導體之所以在類比元件市場得以成為一方之霸,最後被德州儀器(TI)高價收購的原因。 而在各式各樣的類比產品中,二極體跟MOSFET這類離散元件,又是最考驗研發團隊基本功的產品。因為這類元件的功能相對單純,不像其他類比產品還有很多花樣可以玩,因此,要把二極體跟MOSFET做好,除了把馬步紮穩,把材料、製程徹底摸熟之外,別無他途。當然,隨著技術進步,現在的二極體跟MOSFET產品也開始整合一些周邊,例如靜電放電(ESD)等保護功能,但核心的二極體或MOSFET本體,拚的還是基本功。 也因為如此,即便各家離散元件供應商的產品乍看之下都差不多,有些小廠甚至還有電路設計抄襲的疑慮,但領導廠牌的產品,就是會有一些特殊的功能或規格,是抄不來的。有些很特別的產品,甚至還有專為某些客戶族群的需求而設計,沒寫在規格書上的隱藏規格。 有核心技術的團隊,在紅海市場上還是能創造藍海。如果是連BCD製程特性都還沒完全掌握的業者,光靠抄襲電路設計,是沒辦法進入這類特殊市場的。 其實,這也是台灣電子工程教育的一個大問題,BCD製程是類比元件的核心,由Bipolar、CMOS與DMOS組成,台灣的IC工程師大多只熟悉CMOS,對Bipolar則是一知半解,有花心思去深入研究DMOS的,就更屈指可數了。但Bipolar是製造高性能類比元件不可或缺的製程,因為它的線性度非常優異,類比元件的輸入端跟輸出端都得靠Bipolar;至於DMOS,則是MOSFET這類離散元件的核心製程之一。 打造高C/P產品 敏銳商業嗅覺不可少 不過,除了技術實力之外,離散元件終究是個成熟市場,因此業者之間的競爭,除了技術力之外,商業經營的能力也很重要。唐逸鵬認為,有好的技術,搭配對市場跟客戶需求的預估,才能推出恰到好處的高性價比產品,進而讓客戶買單。如果只有好技術,固然能生產出規格優異的產品,但如果成本不符合客戶期待,客戶還是不會買單的。 換言之,在離散元件這個產業,好的團隊要做大,比小的團隊要做大來得容易。市場經營、研究客戶需求跟培養研發團隊,都有一定的規模門檻存在。達爾過去幾年就看到一些擁有潛力技術,但規模不夠的團隊。 達爾藉由購併、投資將這些團隊納入旗下,跨過規模門檻後,讓這些技術得以從實驗室走向量產,並不斷改進,以滿足未來的客戶需求。這對創業團隊跟達爾來說,是雙贏的局面,也是達爾近幾年能快速成長,躋身全球主要離散元件供應商的原因之一。 整體來說,功率離散元件是一個非常分散的市場,僅以二極體來說,達爾的市占率排名在全球前五,其他大廠分別為威世(Vishay)、羅姆(Rohm)、安森美半導體(On Semiconductor)、英飛凌(Infineon)。但排名第一的威世,也僅擁有一成左右的市占率。如果是以整個功率離散元件(包含二極體、MOSFET、IGBT等)來看,英飛凌是全球最大供應商,達爾排名約在十名上下。但就如同二極體市場,排名最高的英飛凌也僅有一成多市占率。這顯示功率離散元件是一個供應商林立,競爭相當激烈的市場。想在這個市場的競爭中脫穎而出,不僅要有紮實的技術,也要有正確的產品定位。 Credo執行長Bill Brennan表示,HiWire AEC讓系統供應商能更快速地邁入400G,並且維持支出與收益的平衡。  
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新品開發/應用測試/場域驗證 車聯網三大穿雲箭齊發

於DSRC產業,關鍵廠商扮演推動DSRC車聯網應用之重要角色,藉由觀察近一年大廠之動態,可掌握DSRC通訊技術之產業發展態勢與大廠布局方向,以下由產業鏈角度論述。 上游通訊晶片/模組端主攻新品開發 上游通訊晶片/模組端,現時晶片大廠主要以晶片之「新品開發」為主,而以「技術開發」為輔。於晶片新品開發部分,如2018年8月恩智浦(NXP)與日本豐田(Toyota)汽車、美國通用汽車等車廠合作,協助車廠打造搭載DSRC車載設備的汽車;另如2018年6月Qorvo與高通(Qualcomm)合作,提供可同時支援DSRC與C-V2X兩種通訊技術之RF模組,共同開發車聯網晶片模組;又如2019年3月恩智浦發布新型SAF5400晶片,該晶片具備DSRC數據機,且特殊之可擴展架構、新的安全功能與先進的RF組件和軟體自定義無線電(SDR)技術,協助車載/路側設備OEM大廠可以快速部署安全且實現跨區域升級之車聯網環境。 另於技術開發部分,如2019年3月瑞薩電子(Renesas)完成與美國通訊晶片業者IDT的購併,透過整合自身與IDT在車用晶片市場上的技術,加速布局自駕車晶片市場。 中上游業者著重新品/應用發展 中上游車載設備與路側設備端的設備大廠主要以「應用發展」與「新品開發」為主,並以「場域驗證」為輔。於應用發展部分,如2018年6月電裝與日本豐田汽車合作,提供其Crown與Prius兩款車系所需的DSRC車載設備。 另如2018年9月Cohda Wireless設計智慧街燈試驗產品,憑藉DSRC通訊技術,利用車載設備向距離事故車輛最近的智慧街燈發送通知訊息,藉以提高道路用路安全。該智慧街燈的亮度可從20%增至100%,用於提醒駕駛員在臨近的智慧街燈附近存在一輛故障車輛。 於新品開發部分,如2018年1月Commsignia推出ITS-RS4的智慧路側設備和ITS-OB4 DSCR/Cellular V2X的車載設備連接平台,提供客戶靈活的DSRC技術解決方案;另如2019年1月德國大陸集團研發混合式V2X平台解決方案,整合DSRC和C-V2X兩通訊技術之車載設備,藉以提供客戶可依據不同需求彈性配置車載設備。 另於場域驗證部分,2018年1月西門子與Brandmotion、Commsignia合作,在拉斯維加斯市賭城中心大道,進行V2I與V2V之DSRC系統測試。 下游終端汽車端,現時品牌車廠以「應用發展」和「新品開發」為主。於應用發展部分,如2018年5月福斯集團宣示採用DSRC通訊技術用於發展智慧型運輸系統相關應用;另如2018年10月美國本田汽車結合V2X與DSRC技術推出「US 33 Smart Mobility Corridor」計畫,試驗打造智慧路口(Smart Intersection),減少路口交通事故機率。 另於新品開發部分,如2018年4月美國豐田汽車公司公布DSRC開發計畫,將於2021年開始販售搭載V2V技術的車款;另如2018年6月美國通用汽車旗下品牌凱迪拉克(Cadillac)宣布將搭載於CT6房車上的Super Cruise高速公路自動駕駛DSRC技術擴及 Cadillac全車系,並在2020年後導入GM集團其他品牌當中。 新品開發為DSRC產業關鍵動態 綜觀近一年DSRC產業中關鍵廠商之動態,顯見新品開發是整個DSRC產業鏈關鍵廠商的發展重點,包含上游通訊晶片/模組端、中上游車載設備與路側設備端與下游終端汽車端,皆致力於新產品的開發。不同的是,中上游車載設備與路側設備廠商與下游終端汽車廠,除新品開發外,亦聚焦產品之應用發展。 C-V2X放眼應用測試領域 C-V2蜂巢式車聯網通訊,為一種無線通訊技術,專門用於車輛間之通訊,負責在「車與路」與「車與車」之間建立訊息的雙向傳輸,可即時傳輸圖像、語音和數據等訊息。 蜂巢式網路係為現時行動通訊之硬體架構(如4G),而C-V2X既為此架構下之V2X通訊技術,其標準係由國際標準組織「第三代合作夥伴計劃(3rd Generation Partnership Project, 3GPP)」所制定,始於2015年以LTE D2D(Device to Device)近端服務作為基礎,開始進行相關技術需求與標準制定之研究,而整體發展規劃分為三個階段,第一階段聚焦以現時LTE行動網路為基礎之V2X,第二階段則聚焦優化安全為主要之eV2X(enhanced V2X),而最後第三階段則為以5G為基礎之NR-V2X。 於C-V2X產業方面,關鍵廠商扮演推動C-V2X車聯網應用之重要角色,藉由觀察近一年大廠之動態,可掌握C-V2X產業之發展態勢與大廠布局方向,以下由產業鏈角度論述。 上游通訊晶片/模組端,現時晶片大廠主要以晶片之「應用測試」為主,而以「技術開發」、「新品開發」為輔。於晶片應用測試部分,如2018年8月,高通與5G汽車通訊技術聯盟(5G Automotive Association, 5GAA),在歐洲完成首個C-V2X技術測試。 另又如2018年底,高通與啟碁科技共同合作,以高通9150 C-V2X蜂巢式車聯網晶片組所設計之C-V2X模組與mPCle網卡,用於開發車載設備UMV-9150LGA並進行實地測試;又如2019年1月,高通與德國奧迪汽車(Audi)、美國福特汽車(Ford)、義大利杜卡迪(Ducati Corse)機車合作,以高通9150...
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專訪Credo執行長Bill Brennan 標準/AEC雙管齊下推動400G

隨著人工智慧(AI)、機器學習(ML)和影片工作負載的不斷擴展,資料中心的頻寬需求引發部署400G的緊迫性。為滿足此需求,Credo積極加速HiWire AEC系列產品的研發與生產。 Credo執行長Bill Brennan表示,HiWire AEC為計畫部署400G的業者提供了新選擇,其具備主動光纜(AOC)的優點,但成本、功耗更低。特色包括高速率、高訊號完整性(低BER)、高性能(低功耗)、高品質/可靠度、高工作溫度、高彈性等。且還可以隨插即用,並提供系統級、線纜內速度轉換方案,實現50G PAM4交換機埠與廣泛使用的25G NRZ伺服器無縫連接。 Brennan進一步說明,此一AEC連接解決方案正廣泛地部署在雲端、服務提供商和企業網路中。HiWire AEC讓系統供應商在尋找資本支出和營運成本之平衡解決方案的同時,亦能更快速地邁入400G。目前該產品已在12.8TB交換機上使用,並實現CLOS資本支出降低50%、功耗降低40%及光埠數量降低75%等目標。 另一方面,Credo也成立HiWire Consortium聯盟,致力於建立和持續開發AEC標準。該標準定義了眾多業界多源協議(Multi-source Agreements, MSAs)的具體建置方法和正式認證過程,將為超大規模資料中心、電信和企業市場提供多源且可靠的隨插即用AEC生態系統。 Brennan指出,HiWire Consortium目標在於引領業界推出隨插即用的AEC、依據現有標準制定HiWire AEC規範、核准認證測試規範等。目前聯盟成員已包括台達電、英特爾(Intel)、是德科技(Keysight)、Innovium等,未來還會尋求更多合作夥伴加入,集結各方資源實現可靠電纜解決方案。 Credo執行長Bill Brennan表示,HiWire AEC讓系統供應商能更快速地邁入400G,並且維持支出與收益的平衡。  
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讓資料動起來 領域專用架構思維不一樣

自從2017年度圖靈獎(Turning Award)得獎人John Hennessy與David Patterson在領獎演說中強調領域專用運算架構(Domain Specific Architecture)與領域專用程式語言(Domain Specific Language)的重要性後,在資訊科學與半導體領域掀起了一股討論熱潮。不同於通用運算架構,領域專用運算架構強調更高的運算效能與更低的功耗,但不像CPU或GPGPU,可以用來執行各種運算任務。目前市場上有哪種處理器比較接近兩位圖靈獎得主所描述的領域專用運算架構呢?答案是現場可編程閘陣列(FPGA)。 賽靈思(Xilinx)技術長Ivo Bolsens表示,電路微縮所能帶來的運算效能提升、功耗改善,在很多年前就已經趨緩(圖1)。為了滿足人工智慧(AI)等運算任務對效能的高度需求,半導體業界必須設法另闢蹊徑。 圖1 過去40年處理器效能演進 這也是Hennessy與Patterson之所以提出領域專用架構最主要的原因。目前業界最常見的CPU,是典型的通用(General Purpose)處理器,這類處理器在執行帶有各種決策樹的複雜演算法時很有效率,而且有各式各樣的函式庫(Library)支援,但CPU的效能成長空間已經很有限了。 至於向量處理器(Vector Processor),例如DSP與GPU,在執行可以高度平行化的特定運算任務時,有著非常高的效率,且歷經多年發展,現在這類處理器能執行的運算任務,也越來越多元。不過,因為DSP、GPU與CPU一樣,還是採用不具彈性的階層式記憶體架構,也就是大家常聽到的L1、L2甚至L3快取,因此在記憶體延遲、存取效能方面有許多瓶頸。 如FPGA這類可編程邏輯元件(PLD),則可按照使用者需求客製化特定的運算功能,擁有極低的延遲性能,特別適合強調即時性的運算任務,且其資料存取結構也跟傳統的處理器不同。但相對的,如果要修改演算法,在FPGA上往往得花好幾個小時,不像純軟體的CPU、GPU,只要花幾分鐘就能把程式重新編譯(Compile)完成。這也是為何FPGA會被視為領域專用處理器的原因--雖然FPGA一樣可以用來執行各種運算任務,但它的轉換過程遠比純軟體搭配通用處理器來得漫長。 不過,在強調運算能力跟效能/功耗比的今日,領域專用架構處理器還是有很大的發展潛力。賽靈思(Xilinx)技術長辦公室研究員Ralph Wittig認為,人工智慧(AI)等對運算效能需求極高的應用,還是需要使用領域專用架構硬體來運算,才能在運算效能、功耗跟整體成本之間取得最佳平衡。 根據賽靈思的觀點,基於FPGA的領域專用架構有三個元素,分別是適應性硬體、近記憶體運算與可支援多樣化資料傳輸模式的晶片內互連。以賽靈思的Versal適應性運算加速平台(ACAP)為例(圖2),該晶片架構內含多顆AI核心、用來直接存取外部記憶體的DMA,同時每個核心都帶有小容量的記憶體,以及扮演晶片內部互聯骨幹的Network on Chip(NOC)。 圖2 ACAP硬體架構 AI核心本身是軟體可編程的處理器,但藉由NOC,不同核心所配備記憶體是可以直接互聯的。這意味著如果使用者需要,可以把每個核心所帶有的記憶體互聯起來,視為一個容量超大的快取。不像現有CPU或GPU採用階層式的快取記憶體,當核心要存取記憶體內的資料時,視資料存放的位置,可能會遇到得等待數十到數百個循環週期(Cycle Time)才能得到資料的情況。除了存取效率外,傳統基於快取記憶體的架構,還會有不必要的資料複製、浪費記憶體容量的問題(圖3)。 圖3 傳統多核心架構的資料存取 也因為FPGA內部的互聯是非常彈性的,使用者可以依照自己的應用需求,實現各種不同的資料搬移模式,從業界最熟悉的管線式(Pipeline)結構,到一對一/一對多串流式(Stream),甚至廣播式(Broadcast)結構都能支援。這使得FPGA的使用者可以針對特定應用需求,使用效率最好的資料搬移模式來處理大量資料。 根據賽靈思的估計,這種架構讓Versal可以用存取L1快取的延遲,存取到10倍的記憶體容量。這不僅提升了運算效能,同時也降低晶片功耗。存取記憶體是非常耗電的,以典型的45奈米、0.9伏特製程來說,處理器要存取8kByte SRAM,就要消耗10pJ能量;但如果是要存取1MByte SRAM,就要消耗100pJ;但如果處理器核心要存取外部DRAM,就至少要消耗1.3~2.6nJ,能量消耗可達2,000倍。 Wittig總結說,如果設計人員非常在意處理器功耗跟運算效能,應該注意以下三個原則:首先,讓資料保持流動,只有在必要的時候才作暫存;其次,如果要做資料暫存,應該盡可能使用容量最小的記憶體;第三,盡可能把資料存放在晶片內的記憶體,不要放到外部DRAM上。 這也是一種思維的翻轉。在通用運算架構裡,是處理器下指令,把資料搬到核心來處理,但在領域專用架構裡,為了追求更好的運算效能跟降低功耗,是處理單元要盡量貼近資料。 ACAP架構因為具有「適應性硬體」、「近記憶體運算」與可支援「多樣化資料傳輸模式的晶片內互連」這三大特性,目前已經是一個相當理想的適應性資料流處理器。接下來,ACAP架構會朝強化平行運算的方向前進,利用ACAP架構的適應性互聯跟低延遲特性,讓眾多AI核心有更大的發揮空間。
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滿足寬能隙元件測試 量測設備首重高電壓/電流

寬能隙功率半導體(SiC,GaN)具備更高的操作溫度、高運行電壓、高運作頻率和低功率損耗。採用寬能隙功率元件,能夠使得導通時及切換時的耗損能量降低,讓整體運作功率大幅下降,同時明顯降低設備的體積、重量及價格。為此,寬能隙解決方案備受電源供應業者青睞,且已逐步進入量產階段,終端產品亦已開始銷售。 然而,寬能隙材料的功率元件,最引人矚目的優勢是建立在高頻與高電壓操作上,在終端產品相繼於市場亮相的同時,也意味著寬能隙元件的測試需求隨之增加,為此,量測儀器業者紛紛推出高效、便利的解決方案,不僅滿足高電壓、高電流測試需求,並進一步縮短產品開發時程。 滿足高電壓/電流測試儀器/探棒雙升級 太克科技(Tektronix)應用工程師陳思豪(圖1)表示,在相關的技術瓶頸逐漸被克服後,寬能隙解決方案相繼出現,像是採用GaN的變壓器、充電器等;相關產品陸續問世,也代表著寬能隙方案的量測需求也跟著增加。 圖1 太克科技應用工程師陳思豪表示,高電壓和高電流為測量寬能隙元件首先碰到的挑戰。 陳思豪指出,寬能隙元件的測量,首先碰到的挑戰便是高電壓和高電流。因為寬能隙材料耐崩潰程度高,而採用寬能隙材料打造而成的產品能承受高電壓、高電流,而為量測這項特性,測試儀器的耐受電壓/電流也須跟著提升,例如以往最高承受度是1,000V,現在可能要到2,000~3,000V。 為此,太克備有Keithley 2657A,該產品專門針對高壓電子、功率半導體元件的特徵分析與測試而設計,例如二極體、FET/IGBT、直流-直流轉換器、電池、太陽能電池、高功率材料、元件、模組等,以及其它一些需要高電壓、快速響應和精確測量電壓和電流的元件和材料等。 至於Keithley 2651A,則是專門因應高電流測試,該產品最高可達2,000W的脈衝功率(±40V、±50A),或最高可達200W的直流功率(例如±10V@±20A、±20V@±10A、±40V@±5A);可輕鬆地連接兩個單元(串列或並列方式)來建立最高可達±100A或±80V的解決方案。 另一方面,要量測寬能隙解決方案,除了儀器須符合高電壓、高電流的規格外,週邊設備如治具、探棒等性能也必須跟著提升。 以探棒為例,太克科技業務經理吳道屏(圖2)說明,寬能隙方案於量測時有許多和以往功率元件不同的地方,例如寬能隙方案的Miller Charge Qg更低,可實現快速切換速度,且所需的寄生電容、電阻和電感大大減少;因此,在量測的時候需要能夠測量極快的dv/dt、di/dt和高頻,並且減少負載、電感和電容。或是需要嚴格調節Vgs和Vth電壓,因此需要能夠準確測量高端和低端電路中所有柵極節點上的Vgs等。 圖2 太克科技業務經理吳道屏指出,不僅量測儀器須符合寬能隙元件的特性,連探棒性能/規格也須跟著提升。 吳道屏指出,這些特性以及量測需求除了使量測儀器的規格、性能改變之外,連帶推動探棒性能也跟著增加,傳統探棒由於不是為了量測寬能隙方案而設計,因此會有共模抑制(CMRR)不高、電容、電感不符,或是以及頻寬不足等問題(過往探棒頻寬多為100~200MHz,而要滿足寬能隙方案測試探棒頻寬最好達800MHz~1GHz)。 基於此一原因,太克也研發因應寬能係元件量測的碳棒「IsoVu」。該產品的特點在於為使用包括GaN和SiC技術的電源裝置設計人員提供更強的共模抑制比,讓使用者首次可查看先前隱藏在共模雜訊中的訊號。另外,該產品可以在高達100MHz的環境中提供100萬:1(120dB)的共模抑制,而在1GHz的環境中提供10000:1(80dB)的CMRR。若使用IsoVu,工程師可以在存在大型共模電壓(範圍為直流至1GHz)的情況下,準確地量測微小的差動訊號(5mV~50V)。 吳道屏表示,簡單來說,IsoVu和其他商用探棒不同,其採用電光感應器將輸入訊號轉換至光學調變,從而將待測裝置與示波器進行電器隔離;且整合了四個獨立的雷射、一個光學感應器、五條光纖和複雜的回饋和控制技術,具有電隔離的IsoVu架構在其頻率範圍可提供>2,000V峰值的共模耐壓。 當然,除了高電壓、高電流之外,寬能係元件還有其他量測重點,像是動態電阻測試。陳思豪說明,高電流、高電壓是屬於I-V特性的靜態量測,然而,要真正看出寬能隙元件的特性,另一個不能缺少的便是動態電阻測試。 陳思豪指出,動態電阻測試的目的在於,當元件瞬間遭遇大電壓時,會出現電流變小的情況,雖說這只是暫時性(約幾秒鐘),卻也會對產品產生影響;動態電阻測遂成為寬能隙元件測試的重要項目之一。 一站式方案+模擬軟體降低測試難度 是德科技(Keysight)行銷處資深專案經理郭丁豪(圖3)表示,傳統IC(邏輯IC)的要求都是低功率,因此在量測的重點多是與省電相關,像是低電流、低功耗等。但寬能隙元件的用途與傳統IC截然不同,多用於高功率的應用,因此其所需的電壓、電流是完全不同等級的,有可能是數百安培、數百/數千伏特,因此量測儀器的規格和效能也須跟著改變。 圖3 是德科技行銷處資深專案經理郭丁豪說明,寬能隙元件多用於高功率應用,因此所需的電壓、電流是和傳統IC截然不同。 是德科技應用工程部專案經理蕭舜謙(圖4)也透露,除了電壓、電流的不同之外,寬能隙元件的另一特點便是高切換速率。當切換速率越來越快,損耗越來越低,同時又要滿足大電壓、大電流,此時就必須添加動態參數量測,也就是所謂的Double Pulse Test(DPT),檢測寬能隙功率元件的切換時間、延遲等。換句話說,針對SiC、GaN這類寬能隙元件進行特性分析的時後,靜態與動態的量測都必須執行。 圖4 是德科技應用工程部專案經理蕭舜謙透露,寬能隙元件的另一特點是高切換速率,因此動態參數也是量測重點。 為此,是德科技備有一站式的量測解決方案「PD1000A」,該方案包含B1505A和B1506A功率元件分析儀可提供必要的靜態量測;而關鍵的動態參數,則是可透過「PD1500A」動態功率元件分析儀進行量測。 該產品具備雙脈衝測試功能,提供可靠、可重複的寬能隙半導體量測方式,能縮短設計時間並且減少所需的原型數量,進而降低成本並加快上市速度;並確保測試環境安全,記錄、支援並維護現成的測試解決方案,且可在一個或多個站點上維護多個測試解決方案。同時,針對著重耐用性的量測,該產品還可迅速因應其可靠性考量(例如短路和崩瀉),簡化測試程序並加以自動化。 蕭舜謙指出,由於高功率元件、產品或應用(如電廠、汽車),都牽涉到高電壓、高電流,一旦出現問題,都容易對人身安全造成相當大的危害,因此在設計的過程中一定是要經過反覆的驗證。寬能隙功率元件設計的過程中,除了須有相對應的硬體設備進行量測外,模擬軟體也扮演相當重要的角色。 蕭舜謙進一步說明,過往的設計流程通常是先做出一個「理想模型」,接著再進行電路模擬、量測,發現不符合的地方再逐一修改,最後可能要經過好幾個版本的調整後才能夠製作出完善的產品,而這樣的方式相當耗費時間和成本。因此,透過模擬軟體可改善此一困境,實現有效的優化電路設計,且節省開發時間及成本。 為此,是德科技也備有積體電路特性化及分析程式(IC-CAP)元件建模軟體。該軟體能夠萃取用於高速/數位、類比和功率射頻電路設計應用的精確且簡易的模型,對矽晶CMOS、Bipolar、化合物砷化鎵(GaAs)、GaN和許多其他元件技術進行建模。 IC-CAP優勢還包括:開放軟體架構確保最佳的準確度,並提供最大靈活性,能建立和自動執行量測、萃取和驗證程序;適用於BSIM3/BSIM4、PSP和HiSIM等產業標準CMOS模型的統包式萃取解決方案,可顯著縮短學習過程,提高模型準確度;還可直接連接商業模擬器,確保萃取的模型與電路設計工程師所使用的模擬器之間的一致性。 郭丁豪指出,簡而言之,寬能隙元件和以往邏輯IC量測重點可說是大不相同,而該公司推出一站式(Turnkey)解決方案(PD1000A),再加上模擬軟體,除了滿足目前市場的量測需求外,最主要的目的是縮短元件商/OEM業者的產品測試時程、減少複雜度,進一步加快產品上市時程。 滿足高電壓/電流後 可靠度是下個測試挑戰 羅德史瓦茲(R&S)Regional Engineering Support & Training Manager Nick Tang(圖5)則說明,基本上,寬能隙方案的量測,主要是需要滿足高頻量測和高電壓容差兩個要求,特別是高度的共模要求。然而對於生產而言,其要求是如何複製和減少這些寬能隙產品上的一些典型測試項目,而最急迫的考量仍然是產量比率,而現階段的重點在於量測方法,以確保更高的產量。 圖5 羅德史瓦茲Nick Tang指出,要量測寬能隙元件,就示波器而言,關鍵仍在於要承受高電壓和快速切換的探測需求。 至於在量測儀器方面,就示波器而言,關鍵仍在於要承受高電壓和快速切換的探測需求。這些通常需要更高的電氣類別等級,也就是需要更好的絕緣性能以保護使用者和設備。通常在這樣的等級下,頻寬效能是有限的。透過更好的導通電阻,將這些元件特性化的典型量測也需要更好的靈敏度。另一個關鍵問題是電磁干擾(EMI)雜訊,快速的邊緣速率和高電壓轉換將會更高並且可以耦合到量測設備中。 至於軟體要求方面,目前仍處於起步階段。當生產增加時,自動化測試系統的開發需求將隨之增加,因此也需要針對這些設備開發測試案例。另一項重大發展則是電源控制器,其運作頻率也將會提升。然而,這些方法長期以來一直運用在高速IC中,關鍵領域是開關控制、功率因數校正,以及有些可能需要在硬體拓撲(Hardware Topology)和軟體中進行的熱能控制。 另一方面,陳思豪表示,要成功將寬能隙元件商業化,除了電壓、電流和動態電阻等要素外,可靠度也是其中一項測試關鍵。目前雖說有JEDEC規範,但每家廠商對於產品的要求都不同,因此也會衍生每間公司對於產品有著不同的驗證手法和需求。所以,寬能隙方案目前在可靠度測試方面,都是曠日廢時,需要花上一段時間。為改善此一情形,目前已有學界單位研發出Step Stress的量測方式,並已獲得電源供應元件業者採用。 Nick Tang則說,從過往經驗來看,標準規範並沒有定義功率規格。絕大多數的測試案例是根據不同供應商的要求所開發出來的。這點仍然是業界常態,不同的產品主要在於適用不同的應用環境。因此,標準化的測試案例不太可能獲得廣泛採用。以JEDEC來說,因為沒有商標或標準測試機構來驗證產品,其規範可作為基本需求的參考。大多數的供應商仍會採用這些新技術並修改他們目前的測試方法,但不太可能對該解決方案進行大幅度修改。
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專訪蔡司半導體製造技術業務發展總監Thomas Gregorich 全新3D X-ray方案簡化封裝量測

蔡司半導體製造技術(SMT)業務發展總監Thomas Gregorich則指出,半導體封裝技術正出現明顯的改變。過去50年來,晶圓廠已將最小的電路板尺寸從微米縮小至奈米,這個轉變部分是透過精密的檢驗與量測系統所達成。不過,現今的技術幾乎已達Dennard微縮定律與摩爾定律的極限,使得產品效能提升的關鍵從晶片轉至IC封裝。 Gregorich進一步解釋,而封裝技術的改變,也連帶影響了封裝量測技術。舉例來說,未來的記憶體與「小晶片(Chiplet)」技術預計將使封裝互連間距降至20微米或更小,使得互連密度達到每平方公厘2,500~10,000 I/O。這類封裝會需要後段製程(BEOL)般的互連密度與晶圓廠級的組裝良率。但是,近50年來IC封裝產業高度倚賴物理橫切面來檢視、量測並定義深埋在內的結構,此方式對這些先進封裝來說並不足夠,因此需要新的檢驗與量測的技術。 為此,蔡司推出全新3D非破壞性的成像解決方案620 Versa RepScan,該產品內含經驗證過的Versa 3D XRM功能,能用次微米解析度以非破壞性方法成像並量測深埋在結構內的晶片,並運用重建的3D資料集擷取出關鍵的3D資訊。 除了能執行各種線性及體積量測之外,該產品亦能對矽穿孔與微凸塊、銲料體積與形狀、接合線厚度、晶粒翹曲、3D空隙分析與其他的量測進行各方面的分析,且僅需準備最少的樣本。半自動化的工作流程提供可重複的量測,確保不會因橫切面誤差導致成像遺失,並將手動操作導致的量測變異性降至最低。 蔡司半導體製造技術業務發展總監Thomas Gregorich指表示,封裝技術的改變,連帶使封裝量測技術增添許多挑戰。  
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