新思科技(Synopsys)近日宣布RTL Architect即刻上市，該創新產品可有效加速RTL設計收斂(Design Closure)，促進整體晶片設計流程的向左推移(Shift-left)。新思科技的RTL Architect是第一個具備實體察覺(Physically Aware)的RTL設計系統，能縮短一半的SoC實作週期，並實現卓越的結果品質(Quality-of-results, QoR)。
瑞薩電子(Renesas)EDA共享研發暨電子數位設計技術處處長Hideyuki Okabe表示，瑞薩正在設計一種複雜而先進的車用SoC，而這需要架構調整(Architecture Tuning)以實現最高的OoR，以便在目標市場中脫穎而出。新思科技RTL Architect能讓該公司在RTL階段快速探索、驗證各式架構，並找出最佳方案，讓該公司不必擔心後期發生突發狀況。
為了提升功耗、效能和面積(PPA)的表現，以符合人工智慧和汽車應用等新垂直市場的要求，快速探索特定領域的RTL架構已成為RTL團隊經常面對的挑戰。由於下游實作的準確度低，因此用來評估RTL品質的現有單點工具(Point Tool)受到嚴重限制。這些早期設計週期的不準確性導致下游實作工具得進行彌補措施，通常得回頭修正RTL才能達到PPA的目標。為了因應這些挑戰，RTL Architect採用新思科技「融合設計平台」(Fusion Design Platform)實作環境的快速多目標預測引擎，準確預測下游實作的PPA。RTL Architect能讓RTL設計人員確切地找出原始碼中的瓶頸，以提高RTL品質。
RTL Architect系統是建立在統一的數據模型上，該模型提供了數十億的閘容量(Gate Capacity)和全面性層階設計(Hierarchical Design)的能力，能應付先進製程節點中不斷增加的設計和區塊尺寸(Block Sizes)。該產品直接利用新思科技世界級的實作與金級簽核解決方案，能在設計週期初期即提供準確的結果，且該結果是與建構相關的(Correlate-by-construction)。
RTL Architect使用快速的多維實作引擎，讓RTL設計人員可以預測RTL變更對功耗、效能、面積與壅塞(Congestion)的影響。該產品整合了新思科技PrimePower的金級簽核功耗分析引擎，可進行準確的RTL功耗預估和優化，實現節能設計。RTL Architect提供統一的工作流程環境，可針對重要PPA品質指標進行簡化且易於使用的分析。另外，也為閘層級(Gate-level)的PrimePower既有用戶提供PrimePower RTL功耗預估，從而透過一致的RTL進行功耗分析流程的簽核。
