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Mentor/Arm攜手優化下一代IC功能驗證

Mentor近日與Arm深化合作,協助積體電路(IC)設計人員優化其基於Arm設計的功能驗證。透過此項合作,Arm設計審閱計畫(Design Reviews Program)現可向客戶提供Mentor功能驗證工具的專業知識,藉以優化基於Arm的晶片級系統(SoC)設計。 Arm與 Mentor合作推出的RTL驗證設計審閱(Verification Design Review)服務,可幫助IC設計團隊在RTL層級為其Arm IP取得品質、先進功能和成本之間的適當平衡,同時協助客戶強化一系列關鍵的設計要素,包括訊號連接性、系統一致性、正確的建置和系統效能等等。 Mentor Consulting副總裁Sam George表示,Mentor和Arm擁有良好的合作實績,很高興這一合作關係能夠繼續展開。Mentor對於 RTL設計的專業知識與Arm完備的系統設計知識相結合,能夠為雙方的共同客戶提供寶貴的知識資源。 在SoC的設計過程中,對於新IC的驗證通常會占據一半以上的用時。當下的設計團隊需要使用更複雜的設計來滿足汽車、工業設備、醫療和物聯網市場的終端應用需求,因此IC功能驗證週期的有效管理變得更加重要。Arm和Mentor的合作目的在於通過優化和縮短驗證週期來協助共同客戶克服這些挑戰。 Mentor在電子設計自動化(EDA)市場已累積了數十年的專業經驗,以其IC功能驗證的技術享譽全球,許多業内創新的成功產品都是基於Mentor技術所開發。 Arm Partner Enablement副總裁暨總經理Ciarán Dunne表示,驗證是SoC設計過程中不可忽視的關鍵環節。新的RTL驗證設計審閱服務可提供Arm和Mentor共享的見解和專業知識,使客戶進一步提高設計品質,縮短設計週期,加速產品上市時程並降低專案風險。
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新思推RTL Architect加速設計收斂

新思科技(Synopsys)近日宣布RTL Architect即刻上市,該創新產品可有效加速RTL設計收斂(Design Closure),促進整體晶片設計流程的向左推移(Shift-left)。新思科技的RTL Architect是第一個具備實體察覺(Physically Aware)的RTL設計系統,能縮短一半的SoC實作週期,並實現卓越的結果品質(Quality-of-results, QoR)。 瑞薩電子(Renesas)EDA共享研發暨電子數位設計技術處處長Hideyuki Okabe表示,瑞薩正在設計一種複雜而先進的車用SoC,而這需要架構調整(Architecture Tuning)以實現最高的OoR,以便在目標市場中脫穎而出。新思科技RTL Architect能讓該公司在RTL階段快速探索、驗證各式架構,並找出最佳方案,讓該公司不必擔心後期發生突發狀況。 為了提升功耗、效能和面積(PPA)的表現,以符合人工智慧和汽車應用等新垂直市場的要求,快速探索特定領域的RTL架構已成為RTL團隊經常面對的挑戰。由於下游實作的準確度低,因此用來評估RTL品質的現有單點工具(Point Tool)受到嚴重限制。這些早期設計週期的不準確性導致下游實作工具得進行彌補措施,通常得回頭修正RTL才能達到PPA的目標。為了因應這些挑戰,RTL Architect採用新思科技「融合設計平台」(Fusion Design Platform)實作環境的快速多目標預測引擎,準確預測下游實作的PPA。RTL Architect能讓RTL設計人員確切地找出原始碼中的瓶頸,以提高RTL品質。 RTL Architect系統是建立在統一的數據模型上,該模型提供了數十億的閘容量(Gate Capacity)和全面性層階設計(Hierarchical Design)的能力,能應付先進製程節點中不斷增加的設計和區塊尺寸(Block Sizes)。該產品直接利用新思科技世界級的實作與金級簽核解決方案,能在設計週期初期即提供準確的結果,且該結果是與建構相關的(Correlate-by-construction)。 RTL Architect使用快速的多維實作引擎,讓RTL設計人員可以預測RTL變更對功耗、效能、面積與壅塞(Congestion)的影響。該產品整合了新思科技PrimePower的金級簽核功耗分析引擎,可進行準確的RTL功耗預估和優化,實現節能設計。RTL Architect提供統一的工作流程環境,可針對重要PPA品質指標進行簡化且易於使用的分析。另外,也為閘層級(Gate-level)的PrimePower既有用戶提供PrimePower RTL功耗預估,從而透過一致的RTL進行功耗分析流程的簽核。
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