現今隨著摩爾定律，半導體7nm先進製程已經進入量產的階段。從材料工程來看，針對電晶體接點與導線的重大金屬材料變革，是解除7nm以下先進製程效能瓶頸的關鍵。因此，電子產品驗證測試實驗室如宜特科技開始實測已量產的7nm晶片，解析鈷在7nm半導體製程扮演的角色(圖1)。
降低RC Delay 提升晶片運行速度
在積體電路中，電阻-電容延遲時間(RC Delay)是影響半導體元件的速度或性能的重要參數之一。隨著半導體製程推進至7nm，不僅金屬連線(Interconnect)層數越趨增加，導線間的距離也不斷微縮；當電子訊號在層數多的金屬連線間傳送時，其產生的電阻-電容延遲時間將嚴重減低半導體元件的速度。如何降低電阻-電容延遲時間、增加半導體元件運行速度，是重要課題。
IC製程微縮 阻障層電阻相對增加
銅和鋁(Al)是半導體後段製程(BEOL, Back End Of Line)金屬連線最常使用的金屬材料。銅由於導電性較鋁好，主要被用於先進製程的金屬連線；但銅原子在介電層的擴散係數遠比鋁原子大，為防止銅擴散在介電層造成線路短路，因此在半導體製程上必須使用更緻密的氮化鉭(TaN)，取代柱狀晶結構的氮化鈦(TiN)以避免銅擴散。
然而，氮化鉭比氮化鈦的電阻係數大，相差十倍以上(表1)，使用氮化鉭為銅的阻障層，將有使金屬連線電阻增加的風險。
金屬線上的電阻為銅線電阻加氮化鉭層電阻的總和。銅線尺寸大時，氮化鉭層引起的電阻增加比例不大，可忽略不計。但當晶片微縮到非常小，使銅線尺寸逐漸縮小時，氮化鉭層貢獻的電阻比例就愈來愈大。當使用並聯電阻簡化計算氮化鉭層電阻貢獻度時，銅線橫截面尺寸由200nm降到20nm，此時氮化鉭層電阻貢獻度增至大於40倍(表2)。
然而在銅製程中，因銅容易擴散的特性，不能藉由降低氮化鉭層的厚度來減少電阻，否則就會失去阻障功能。因此在7nm IC製程中，使用新材料取代銅導線或阻障層成為重要課題。
降低晶片電阻 金屬材料為選用關鍵
如何降低氮化鉭層電阻的關鍵在於調整該層金屬材料。經過研究發現，鈷是加入氮化鉭阻障層的極佳候選材料，不但可以降低阻障層電阻，而且可以降低阻障層的厚度。
雙層接觸窗設計 使鈷發揮最大效能
金屬導線和矽基板上半導體元件間的連結為接觸窗(Contact)，靠鎢(W)來連結，其阻障層材料是氮化鈦。
在銅金屬化製程中，為降低W/TiN接觸窗的電阻，鈷成為最佳候選者。但若用鈷完全取代W/TiN直接與銅接觸，則兩者容易固溶在一起，造成金屬導線電遷移性能變差，因此出現雙層接觸窗的製程。在剖析使用鈷的原因後，針對晶片製程進行實測。
前期樣品製備作業
進行測試時，為執行分析7nm製程產品而採購市售手機，取得Kirin980 CPU。因CPU封裝於手機電路板上，因此須先拆解(Tear down)相關部品，以及結構觀察的分析工程，包括X光分析、去錫球、去封裝、去膠、紅外線定位、研磨、吃酸、CPU/DRAM雙晶片分離等技術，最後再取得晶片。
利用TEM實際觀察金屬阻障層
以穿透式電子顯微鏡(Transmission Electron Microscope, TEM)搭配高性能的能量散布X射線譜術(Energy-Dispersive X-ray Spectroscopy, EDS/EDX)，藉此解析7nm晶片的前段製程(Front End Of Line, FEOL)及後段製程。
透過TEM及EDS觀察晶片結構中第一層(M1)與第二層(M2)金屬層，解析7nm的鰭狀電晶體(FinFET)、閘極(Gate)、接觸窗(圖2)，與相對應鈷及鎢(圖3)的成分分布。
透過比較觀察到鈷成為接觸窗及阻障層材料，且包覆整個第一層(M1)銅金屬層結構，成為阻障層材料。但Co沒有完全取代接觸窗的W/TiN，可能是因為接觸窗製程與阻障層製程使用不同類型製程，造成Co與周圍材料反應狀況不同，致使接觸窗的Co無法完全取代W/TiN。
將從底材到第八層金屬層的結構圖(圖4)與相對應的成分分布圖(圖5)對照可了解鈷除用在接觸窗下層，也使用在第一層到第四層金屬層的阻障層。除此之外也可發現，鎢除了使用於接觸窗上層，亦用於閘極上。
自平面(Plan-View)觀察接觸窗深入晶片結構
進一步研究平面及俯視影像觀察接觸窗的結構，該實驗室平面式TEM試片製備比一般橫截面TEM試片製備繁複，但皆可用FIB(Focus Ion Beam)機台製備。
從平面影像觀察接觸窗結果(圖6及圖7)可見鈷為長條型，鎢接近圓形或橢圓形狀(圖7)。一個鎢分布在一條縱向長條型鈷上，橫向鈷連接兩條縱向長條型鈷。有些長條型鈷上沒有鎢。此區域長條型的鎢分布在閘極上，非用於接觸窗。
從TEM結果可知鈷並非取代銅，而用於銅阻障層，僅取代一半的接觸窗。除用在接觸窗外，亦用於一至四層的金屬阻障層，證明鈷於7nm先進製程未完全取代銅。
