簡化製程 EUV扮關鍵要角
艾司摩爾(ASML)資深市場策略總監Boudewijn Sluijk(圖1)表示，VR/AR、自動駕駛、5G、大數據及AI等，持續推動半導體產業發展，為滿足各式應用、資料傳輸，以及演算法需求，晶片效能不斷提高的同時，還須降低成本，而極紫外光(EUV)在先進製程中便扮演關鍵的角色。
Sluijk指出，過往採用ArFi LE4 Patterning或是ArFi SAQP進行曝光的話，要實現7nm、5nm，須經過許多步驟。例如用ArFi LE4 Patterning需要4個光罩、4次曝光；用ArFi SAQP需要6個光罩、9次曝光，而EUV只需1個光罩、1次曝光(圖2)。採用EUV技術不但可有效簡化製程，加快產品設計時程，也因為曝光次數明顯減少，因而可有效降低成本，滿足晶片設計高效能、低成本的需求，因此，市場對於EUV的需求有增無減。
資料來源：ASML
據悉，ASML的EUV系統現在可用於7nm生產，滿足客戶對可用性、產量和大量生產的需求。截至2019第二季季末，半導體界已經有51個EUV系統被建置(包含NXE：33xx、NXE：3400B)，而該公司在2019年的銷售目標為30台EUV。
據悉，ASML目前已出貨11台EUV極紫外光系統，而在第二季再度接獲10台EUV極紫外光系統的訂單，顯示市場對於EUV設備的需求相當強勁。因此，ASML的出貨計畫將著重於2019年下半年和第四季，而2019年的整體營收目標維持不變。
然而，隨著晶圓產能不斷增加，ASML也持續推出生產力更高的EUV設備。Sluijk透露，目前EUV系統在晶圓廠客戶端每天生產的晶圓數量超過1,000片，而ASML持續強化EUV微影系統「NXE：3400C」的量產效能，不僅在ASML廠內展示每小時曝光超過170片晶圓的實力，在客戶端實際生產記憶體晶片的製造條件下，也成功達到每天曝光超過2,000片晶圓的成果，甚至達到2,200片的紀錄。另外，ASML也計畫在2020上半年推出生產力更高的設備，將NXE：3400C的生產率提升至>185wph。
除提升設備生產量之外，因應未來先進節點，ASML也計畫推出全新EUV設備，名稱為EXE，不僅擁有新穎的光學設計和明顯更快的平台，且數值孔徑更高，為0.55(High-NA)，進一步將EUV平台延伸至3nm節點以下，擴展EUV在未來先進節點中的價值。
Sluijk說明，此一產品將使幾何式晶片微縮(Geometric Chip Scaling)大幅躍進，其所提供的分辨率和微影疊對(Overlay)能力比現有的NXE：3400高上70%。EXE平台旨在實現多種未來節點，首先從3奈米開始，接著是密度相近的記憶體節點。另外，EXE平台有著新穎的光學設計，並具備更高的生產力和更高的對比度，以及更高的生產量，每個小時>185wph，且Reticle Stage比NXE：3400快上4倍；Wafer Stage比NXE：3400快上2倍。
Sluijk指出，該公司的EUV平台擴展了客戶的邏輯晶片和DRAM的產品路線圖，透過提供更好的分辨率、更先進的性能，以及逐年降低的成本，EUV產品將會在未來十年到達一個經濟實惠的規模。
滿足晶片設計PPAC需求 蝕刻/沉積技術不容小覷
科林研發(Lam Research)副總裁Yang Pan(圖3)認為，在高級節點，最重要的趨勢是垂直縮放(Vertical Scaling)以滿足「功率-性能-面積-成本(Power Performance Area Cost, PPAC)」的需求，特別是記憶體和邏輯晶片；垂直縮放過去5年徹底改變了NAND產業，目前3D NAND的出貨量多於平面NAND(Planar NAND)。垂直縮放的實現須透過沉積和蝕刻中的High Aspect Ratio(HAR)製程實現，而這是該公司所擅長的。
Yang Pan進一步指出，另一個趨勢則是產業對於新材料的需求不停增加。半導體產業對於新材料的需求一向都很強勁，過去幾十年來半導體產業探索了大部分的元素，而現今的重大挑戰是在每個設備上實現新材料的益處。同時，隨著內部連接間距(Interconnect Pitch)變小，薄阻障層(Barrier)、線層(Liner)和種子層(Seed)不能充分縮放，導致Copper Fill的可用體積減少，使得通過電阻和線路電阻大增。因此，須整合新的或是替代性低電阻材料，以滿足設備性能和可靠性；但這也是極具挑戰性，Lam便透過在介質阻擋層、金屬化及其相互作用方面的豐富經驗為新一代解決方案提供關鍵的支援。
同時，為了協助客戶實現更快、更便宜的量產，Lam正在利用機器學習和AI使工具變得更加智慧化。在現今的半導體製程環境當中，晶圓清洗之間的平均時間是限制蝕刻系統生產力的主要因素。蝕刻製程模組通常需要每月，或有時需每週進行清洗，以保持穩定的效能，並更換因電漿製程受腐蝕的零件。
蝕刻製程模組需要維護和更換消耗性零件，這是既耗時又耗力的工作，因為必須打開腔體、更換零件、清洗，然後再對腔體重新進行認證，這會影響產出並需要複雜的排程作業。為此，Lam與客戶合力研發自我維護解決方案，使得設備可以知道何時需更換零件，而且毋須打開腔體即可自動更換零件。此舉減少了工具的停機時間，並提高了整個晶圓廠的生產力。
除此之外，當半導體製程進入7奈米、5奈米之時，可說是進入了「原子時代」，以原子級的精度控制製程變化對於晶片功率、性能和產量相當重要，越來越多的應用需要原子層沉積(Atomic Layer Deposition, ALD)和原子層蝕刻(Atomic Layer etching, ALE)減少Within-die和Within-wafer的變異。為此，Lam具備Coventor SEMulator 3D軟體以識別關鍵過程參數，進行設計變異研究，加速過程開發。
另外，先進製程另一個重大變化是引進EUV。Yang Pan表示，為了要繼續擴展節點路線圖，需要EUV減少邊緣放置誤差(Edge Placement Error)。每個新的光刻都需要新的抗蝕劑、新的蝕刻製程等來定義圖案(Pattern)。當到了5奈米節點及以下時，需要使用EUV進行多次圖案(Multiple Patterning)以實現所需的元件尺寸。為此，Lam一直與包括ASML在內的生態系統夥伴合作，提供整體解決方案，像是透過應用原子層蝕刻技術(Applying Atomic Layer Etching)使得邊緣粗糙度變得更平滑以改善EUV製程產量。
IC設計新技術紛現 缺陷檢測需更精準
KLA新技術製程控制解決方案及研發總監Chet Lenox則指出，行動系統單晶片(SoC)的功耗需求、高性能計算(HPC)伺服器以及AI晶片的性能要求都推動了先進設計節點的發展。雖說先進節點提高了單位面積上的電晶體縮放比例，但隨之上升的晶圓成本則抵消了大部分的獲益。不過從功耗/性能的角度來看，採用先進設計節點製造晶片仍然是值得的。因此，目前看到更多的代工廠採用了7nm節點，並期望5nm和3nm節點的發展也將如此。
過往半導體製造商在領先製程的開發和良率提升中所面臨的挑戰主要是由關鍵特徵(主動區、閘極和後段製程金屬線)的原始間距縮放造成的。然而，隨著創新整合解決方案興起，提高了主動區電晶體密度，而無需太多原始間距的縮放，此外採用新材料也可以持續改善電晶體的性能。
對此，Lenox表示，從檢測和量測的角度來看，這些新的整合設計技術協同優化(DTCO)構造和材料改進可能會產生獨特和意想不到的缺陷類型，也因而向半導體設備商提出了在之前的節點中從未遇到過的全新量測要求。因此，該公司必須與半導體製造商更為緊密地合作，才得以預測潛在的缺陷模式並預期量測的需求；且該公司的製程控制系統才能夠對這些先進的整合技術和材料進行故障排除和監控。
除此之外，另一個KLA目前也在密切關注的領域，則是在圖案化製程中使用選擇性沉積。業界長期以來一直在包括前段(FEOL)的外延生長和後段(BEOL)的金屬封蓋等製程中使用選擇性沉積，但是新一代的沉積製程可能會拓展並用於結構圖案化的製程之中。
Lenox解釋，舉例來說，如果FEOL觸點可以從主動區或是閘極區選擇性地「生長」(而不是自上而下蝕刻)，並可以連接到中段層(MOL)，則極有可能顯著地降低EPE相關的良率問題。
另一個重要的趨勢是替代記憶體類型應用更廣泛，例如在產品中選用自旋移轉轉矩RAM(STT-MRAM)和相變化RAM(PCRAM)作為非揮發性記憶體。目前市場上已看到這些元件類型所帶來的新型整合方案、單元製程類型，以及需要特定檢測和量測方法和機台的材料。目前，它們僅僅是後緣節點選項的小眾應用。但預計一旦它們能夠替代傳統邏輯晶片中的高級緩存SRAM，並且在客製的AI訓練和介面處理器中被用作記憶體，就會更為廣泛地普及。
上述所提到的產業變化衍生了全新的測試需求，為此，KLA近期推出全新的392x和295x光學缺陷檢測系統和eDR7380電子束缺陷檢視系統，滿足先進邏輯晶片、DRAM和3D NAND元件從研發到量產的關鍵缺陷檢測、識別和溯源。
據悉，392x和295x光學圖案晶圓缺陷檢測系統在寬帶離子照明技術、感測器架構和整合晶片設計資料等方面都有著明顯的進步，可以更為迅速地發現缺陷並提升良率，同時提供更為完整的線上監控。對於包括EUV微影質量控制在內的各種檢測應用，392x和295x系統可以提供不同的波長范圍並涵蓋從淺溝槽隔離到金屬化的所有製程層。
至於eDR7380電子束晶圓缺陷檢視系統可以在開發中更加迅速地發現缺陷來源，同時在生產製造中更快地檢測異常，且獲取更為準確及執行有效措施的資料，並可對EUV微影製程層進行檢視。該系統與KLA檢測機的獨特連接縮短了取得結果的時間，促進了多種KLA特定應用，並透過智慧採樣和高效缺陷資料交換提升了檢測的靈敏度。
總結來說，晶片微縮不僅伴隨著高性能，也帶來許多新的設計、測試挑戰。也因此，半導體設備業者紛紛針對EUV、蝕刻、沉積等技術進行強化，發展新一代解決方案。
