PCB
ADI推超薄µModule穩壓器
Analog Devices(ADI)宣布推出Power by Linear LTM4686,該元件為一款雙通道10A或單通道20A超薄降壓型µModule穩壓器,具有PMBus介面,採用16mm×1.9mm×1.82mm LGA封裝。1.82mm的封裝高度使得LTM4686在PC板上可放置於非常靠近其負載(例如FPGA或ASIC)的位置,讓同時兩個扁平封裝元件可共用一個散熱片。超薄型封裝使LTM4686能安裝在PCB的背面,空出正面空間用以放置記憶體和收發器IC等元件,使LTM4686適合高度受限的應用,例如機架安裝的電信交換器和路由器、RAID系統以及測試和量測設備。PMBus介面讓使用者能夠測量和變更電壓、負載電流和溫度等主要電源參數。
LTM4686可操作於4.5~17V輸入電源電壓範圍內,而LTM4686-1則可操作於2.375~17V輸入電源電壓範圍。這些電源模組可在–40~125°C溫度範圍內以±0.5%的最大DC輸出誤差調整0.5~3.6V輸出電壓。電流模式控制實現了多個模組的並聯配置運作,以提供更大的輸出電流。其內部切換開關頻率可設定在250kHz~1MHz,亦可同步至一個250kHz~1MHz頻率範圍的外部時脈,以因應雜訊敏感型應用。
LTM4686擁有可設定的保護功能,包括過壓和欠壓、過流和過熱保護。當發生某種故障時,會自動將資料保存到EEPROM,並可透過I2C介面讀取故障記錄,以對其進行分析。如欲評估 LTM4686的性能,可使用LTpowerPlay GUI、DC1613 USB至PMBus轉換器、DC2086編程電源轉接器和展示套件。
Manz推FOPLP濕製程解決方案
亞智科技(Manz)近日宣布推出面板級扇出型封裝(Fan-out Panel Level Packaging, FOPLP)濕製程解決方案,透過獨家的專利技術,克服翹曲問題,使面板在製程槽體間的運輸過程可以維持平整,並減少面板於生產過程的破片率。亞智科技目前已為中國及台灣的客戶提供FOPLP的濕製程解決方案,並成功用於量產線。
有鑑於智慧型手機的市場需求,追求輕薄短小的同時,仍舊希望在功能及效能上有顯著提升,因此必須同時做到增加可支援的I/O數量並降低厚度,而過往採用覆晶堆疊封裝技術(Flip Chip Package on package)進行晶片堆疊,一旦改採扇出型封裝技術,整體封裝厚度預期可節省20%以上,因此從2015年開始,扇出型封裝產值便快速成長。目前FOWLP(Fan-out Wafer-level packaging, FOPLP)的成本仍居高不下,故許多大廠紛紛將重點技術由FOWLP轉向以面積更大的方型載板,如玻璃基板等的FOPLP封裝製程,可望提升面積使用率及3~5倍生產能力,進而降低成本。
市場預估FOPLP銷售額在2023年將達到2.793億美元,這促使了技術開發已有相當基礎的封裝廠、PCB載板廠及面板廠皆積極布局。亞智科技掌握FOPLP先進封裝的關鍵黃光製程、電鍍等設備,能夠實現高密度重布線層(RDL),滿足客戶多元的需求,提供專業且全面的設備及技術支援。
芯科新時脈樹單晶片增加創新型多配置支援
芯科科技(Silicon Labs)宣布擴展其Si5332任意頻率時脈產品系列,新版Si5332將時脈IC和石英晶體參考源整合於同一封裝內以簡化電路板布局布線和設計。傳統解決方案因採用不同時脈IC和晶體供應商,因而存在互通性風險,但一體化的Si5332解決方案可確保產品在使用壽命周期內穩定啟動和運作。此外Silicon Labs於Si5332產品系列中納入多配置支援,使開發人員能將多個時脈樹配置整合於單一型號中。
傳統的時脈產生器依賴外部石英晶體頻率參考,開發人員必須仔細設計晶體介面電路以達到電容負載匹配,確保精準的時脈整合。為使雜訊耦合風險降至最低,開發人員通常不會在晶體附近布置高速訊號,如此限制了印刷電路板(PCB)布線的彈性。
Si5332時脈產生器透過在封裝中整合高品質晶體消弭了這些限制。除簡化設計外,這種方法還能最大限度減少PCB整體佔用空間,並大幅提高PCB布線彈性。由於晶體內置而免於受外部PCB雜訊影響,因此相較於使用外部時脈源(190fs RMS,12kHz-20MHz)的Si5332版本,採用晶片內整合晶體的Si5332元件能提供更低的抖動性能(175fs RMS)。
Silicon Labs時脈產品總經理James Wilson表示,Si5332時脈產生器提供業界最高時脈整合水準,可在10/25/100G資料中心、通訊、工業和廣播影音應用中實現完整的時脈樹整合。由於元件皆來自單一供應商,因而此完整時脈解決方案更能降低供應鏈複雜性。
感測器需求帶動FOPLP市占 2023年銷售額突破2億美元
由於人工智慧(AI)與物聯網(IoT)的興起,帶動了大量的IC需求,而許多應用所需的感測器IC對於線寬/線距要求較低,且注重產品成本。因此,近年來如三星(Samsung)、日月光、Intel等大廠,皆紛紛投入面板級扇出型封裝(Fan-Out Panel Level Packaging, FOPLP)技術研發,期待藉此達到比晶圓級扇出型封裝(Fan-Out Wafer Level Packaging, FOWLP)更高的生產效益。預估FOPLP的市場銷售額在2023年將達到2.793億美元。
有鑑於智慧型手機的市場需求,追求輕薄短小的同時,仍舊希望在功能及效能上有顯著提升,因此必須同時做到增加可支援的I/O數量並降低厚度,而過往採用覆晶堆疊封裝技術(Flip Chip Package on Package)進行晶片堆疊,一旦改採扇出型封裝(Fan-Out)技術,整體封裝厚度預期可節省20%以上,因此從2015年開始,扇出型封裝產值便快速成長。
儘管目前FOWLP技術的主流規格成熟,亦能做到較為精密的線寬與線距。然而近年來FOPLP封裝技術受到的關注逐漸提高,濕製程設備商亞智科技(Manz)總經理林峻生指出,目前市面上許多電源IC或是感測器,FOPLP即能達到其對於線寬、線距之要求,在成本的考量之下,FOPLP即受到相關業者的認可。
而目前FOWLP的成本仍居高不下,成本儼然成為FOPLP的最大優勢。許多大廠紛紛將重點技術由FOWLP轉向以面積更大的方型載板,如玻璃基板的FOPLP封裝製程,可望提升面積使用率及3~-5倍生產能力,進而有望降低50%以上成本。
根據研究單位Yole指出,2018年至2023年,FOPLP的年複合成長率(CAGR)將可望達到70%以上。市場預估FOPLP銷售額在2023年將達到2.793億美元,這促使了技術開發已有相當基礎的封裝廠、PCB載板廠及面板廠皆積極布局。另一方面,較為老舊的3.5代面板廠,由於生產經濟效益低落,因此也將設備轉為投入FOPLP封裝。
FOPLP具備了低成本的優勢,然而該技術的最大挑戰是設備尚未有一主流標準化之規格,載板面積各家皆有不同主張,成為該技術的發展局限。在未來,製程與設備出現標準化規格後,成本的優勢也將更上層樓。