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Mentor產品線通過聯電22奈米低功耗製程技術認證

Mentor近日宣布該公司的多條產品線,包括Calibre平台、Analog FastSPICE平台,以及Nitro-SoC數位設計平台,現已通過聯華電子(UMC)的22uLP(超低功耗)製程技術認證。 Mentor計畫處長張淑雯表示,Mentor很高興能與聯電合作,聯電新的22uLP製程可提供優異的功率效率,能通過此平台的認證,對雙方全球的共同客戶群來說是個大好消息,該公司將持續聯手為共同客戶提供一流解決方案。 與聯電既有的28奈米High-K/金屬閘極製程相比,新的22奈米製程可將面積縮小10%,功率效能比更高,同時強化了RF功能。此平台是多種應用的選擇之一,包括用於機頂盒、數位電視和監視應用的消費性晶片(IC)。聯電的22奈米製程亦適用於功率敏感IC,這些IC可用於需要更長電池壽命的穿戴裝置和物聯網(IoT)產品。 除了獲得22奈米認證外,這些Mentor解決方案還通過了其他幾項聯電近期生產的製程(包括28HPC+)認證。 聯電矽智財研發暨設計支援處處長陳永輝表示,Mentor平台通過聯電生產就緒的22奈米超低功耗技術驗證,將有助於加速共同客戶的設計流程。期待與Mentor保持長期的夥伴關係,並針對未來的特殊製程技術進一步認證他們的平台。
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Mythic採用Mentor平台設計AI處理器

Mentor近日宣布人工智慧(AI)處理器公司Mythic已在Mentor的Analog FastSPICE平台上為其自訂電路驗證與元件雜訊分析進行了標準化作業。此外,Mythic已選用Mentor的Symphony混合訊號平台來驗證其智慧處理器(IPU)中整合類比和數位的邏輯功能。 Mythic公司工程副總裁Ty Garibay表示,Mythic IPU利用類比運算來執行快閃記憶體陣列中深度神經網路(DNN)推論所需的計算。因此需要以較高的準確度規格來模擬數千個類比數位轉換器(ADC)。該公司選擇Mentor的Analog FastSPICE平台,是因為與其他的解決方案相比,它可提供奈米級的SPICE準確結果,以及5倍的生產力提升。此外,全光譜元件雜訊分析則展現了與量測矽晶結果之間有出色的相關性。Symphony混合訊號平台可擴展驗證覆蓋範圍,把IPU中的類比─數位介面涵蓋在內。 Mentor的Analog FastSPICE平台可為奈米類比、射頻(RF)、混合訊號、記憶體和自訂數位電路提供電路驗證。該平台已通過晶圓代工廠的5奈米製程驗證,與平行式SPICE模擬器相比,能以兩倍的速度提供奈米級的SPICE準確度。為了確保矽晶級準度的Characterization,該平台包括全面的全頻譜元件雜訊分析。Mentor的Symphony混合訊號平台是由Analog FastSPICE解決方案提供支援,能以業界標準的HDL模擬器提供快速、準確的混合訊號驗證,並具備直覺式的使用模型、強大的除錯功能以及配置支援,以為複雜的奈米級混合訊號積體電路(IC)提供驗證。
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Mentor新Tessent安全生態系統滿足自駕車IC測試要求

Mentor近期宣布推出新的Tessent軟體安全生態系統,為該公司透過與合作夥伴結盟提供的汽車IC測試解決方案,該計畫可協助IC設計團隊滿足全球汽車產業日益嚴格的功能安全要求。 Mentor Tessent產品副總裁暨總經理Brady Benware表示,對於要縮短故障偵測和啟用晶片上安全機制之間的時間來說,快速的系統內IC測試效能至關重要。為加速IC測試效能,汽車IC設計人員日益需把包括可測試性設計(DFT)和非DFT技術等所有的晶片上安全機制緊密結合—而此作法正是Mentor新Tessent Safety生態系統的基礎。 相較於業界其它以封閉、單一來源模型為基礎的計畫,Tessent Safety生態系統提供替代方案。Mentor的開放式生態系統做法可確保IC測試的功能安全,使晶片製造商可以把IC測試技術與其他業界解決方案結合。 透過與Mentor合作夥伴的深度合作,Tessent Safety生態系統正快速擴展,其中包括Mentor內建自我測試(BIST)技術,包括具備觀測掃描技術(Observation Scan Technology)的新型Tessent LBIST(LBIST-OST)解決方案,與傳統邏輯BIST技術相比,系統內測試時間最多可縮短10倍;具自動化流程的Tessent MemoryBIST,可在RTL或閘級提供設計規則檢查、測試計畫、整合和驗證功能。由於Tessent MemoryBIST採用階層式(Hierarchical)架構,使BIST和自我修復功能可增加到各個核心以及頂層。 此外,提供自動化和晶片上IP結合的Tessent MissionMode產品,可在車輛功能運作期間的任何時間點對整個汽車電子系統中的半導體晶片進行測試和診斷;用於類比、混合訊號(AMS)和非掃描數位電路的Tessent DefectSim電晶體級缺陷模擬器。而汽車級自動測試型樣產生(ATPG)技術則可偵測傳統測試型樣和故障模型經常遺漏的電晶體和互連級缺陷。 此生態系統亦與Mentor的Austemper SafetyScope和KaleidoScope產品緊密連結,增加安全分析、自動校正和故障模擬技術,可解決隨機的硬體故障。
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聯發科選用Mentor Nucleus RTOS開發蜂巢式數據機技術

西門子(Siemens)旗下業務Mentor宣布聯發科技(MediaTek)已選用NucleusRTOS平台的ReadyStart版本來開發其下一代數據機晶片組。Nucleus RTOS能獲得聯發科技青睞,因為其成熟、穩定、可擴展和最高品質的商用即時作業系統之一。Nucleus ReadyStart RTOS平台把整合的軟體IP、工具和服務帶到一個單一的「即用型」解決方案中,可加速嵌入式系統的開發。 聯發科技無線通訊事業部總經理李宗霖表示,身為無線通訊和數位多媒體的創新SoC市場領導者,聯發科技積極投資創新與研發下一代技術。Nucleus ReadyStart RTOS平台已是該公司數據機開發的重要組成,為通過市場驗證的可擴展解決方案,具有可用原始碼、較小佔用空間、即時效能以及優異技術支援等優點,是該公司蜂巢式數據機晶片組的理想選擇。 聯發科技需要硬親和性(Hard Affinity)的對稱多重處理器(SMP)用來最佳化於關鍵效能任務核心上的快取效能,以及軟親和性(Soft Affinity)用來最大化單核心的快取效益,並以(BCDBound Computational Domain)來隔離關鍵的單核心任務。Nucleus RTOS現已部署於全球超過30億台裝置中,聯發科技將使用Nucleus RTOS開發其一系列的數據機晶片組。 西門子旗下業務Mentor的嵌入式平台技術總經理Scot Morrison表示,Mentor是嵌入式產業中擁有廣泛嵌入式軟體解決方案與服務的供應商,聯發科技選用Nucleus ReadyStart RTOS平台來開發其下一代蜂巢式據機晶片組,對該公司來說至關重要。聯發科技持續投資於5G等新興技術,而該公司嵌入式解決方案將有助於聯發科技推動其智慧技術和創新的使命,讓該公司感到十分自豪。 Nucleus ReadyStart RTOS平台可提供單一發行版本,以加速嵌入式系統開發,並支援系統和應用程式工作流程,擁有廣泛的硬體支援(MCU、DSP、FPGA、MPU),並包含完備的中介軟體組合,其工具鏈已與Mentor屢獲殊榮的Sourcery軟體工具整合在一起,適用於所有階段的開發工作。完備的嵌入式解決方案可協助聯發科技輕鬆、快速且高效建構從簡單到複雜的各種系統。
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Mentor以異質整合開展矽4.0時代

Mentor近日於新竹喜來登舉辦年度技術論壇大會Mentor Forum 2019,以「New Era of IC to Systems Design」為題,聚焦於五大技術,展示Mentor於IoT、AI、車用電子、SoC與先進半導體領域的最新EDA工具,宣告過往單純的IC設計概念已不敷使用,未來將是系統設計的新時代。Mentor IC EDA部門執行副總裁Joe Sawicki、群聯電子董事長潘健成、聯發科技計算與人工智慧技術群處長張家源受邀擔任上午主題演講嘉賓,分享產業前瞻趨勢及未來發展方向,而台積電、三星、微軟等產業夥伴也在下午的分組議程中揭示其共同開發的技術成果。 IC積體電路發明至今60餘年,徹底顛覆人類日常生活的方式,更創造出台灣奇蹟的半導體產業聚落。Mentor台灣暨東南亞區總經理林棨璇表示,隨著摩爾定律晶體微縮將臨物理極限,異質整合與晶片系統設計已被業界認定是未來半導體發展30年的主要趨勢;未來異質性晶片如邏輯電路、射頻電路、微機電系統(MEMS)與感測器等,都將利用3D技術整合至單一封裝中,以取得功率、效能及成本的提升。為回應多樣特定IC設計需求,屬晶片設計上游的EDA廠商更扮演關鍵性角色,Mentor擁有完整的SOC/IC/FPGA/PCB/SI設計工具和服務等產品線,且是唯一一家擁有嵌入式軟體解決方案的EDA公司,我們有信心與產業內眾多領導廠商協作開發,在高科技重鎮台灣開展半導體設計的新時代。 台積電與微軟的專家分享如何在Microsoft Azure雲端平台中運用Calibre nmDRC的新增功能、縮短DRC收斂時間,加快產品上市的速度。今年初Mentor以Calibre nmPlatform和Analog FastSPICE(AFS)Platform中的多項工具,成功支援台積電創新的系統整合單晶片(TSMC-SoIC)多晶片3D堆疊技術,完成台積電首顆3D晶片的封裝作業。流程中,台積電也透過Mentor Xpedition Substrate Integrator(XSI)軟體進行設計規劃和網表管理、Calibre 3DSTACK工具進行實體驗證,以及Caliber xACT解決方案進行晶粒間的寄生電容萃取。Mentor期待透過多元的設計工具與解決方案,攜手業界夥伴邁向下一個矽4.0時代。 此次來台的Joe Sawicki分享近年來攜手產業夥伴共同研發的最新技術成果,展示其面對晶片系統設計新時代的信心。以AI如何影響半導體與EDA產業的演講揭開論壇序幕,Joe Sawicki認為人工智慧技術為半導體產業帶來絕佳的機會,並且是推動半導體技術往下一個十年成長的催化劑。在推展AI晶片時,IC設計同時也面臨架構優化、功率消耗、高速I/O等挑戰,而EDA工具也必須與時俱進,成為推動AI晶片設計的關鍵角色。以Mentor Catapult...
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Mentor攜業界IC專家盛大舉辦年度技術論壇大會

隨著數據時代來臨,物聯網、人工智慧、汽車電子等科技應用領域的IC設計晶片處理技術日益繁複。為協助產業應對晶片設計和製造方面的挑戰,電子硬體和軟體設計解決方案領導廠商Mentor, a Siemens business將於2019年9月3日在新竹喜來登舉辦年度技術論壇大會Mentor Forum 2019。2019年論壇以「New Era of IC to Systems Design」為題,邀請產業夥伴台積電、三星、微軟、群聯電子及聯發科技等電子工程專家,探討新興科技對晶片佈局設計驗證、良率提高、分析除錯等帶來的IC設計難題。 應對變動日益快速的電路需求,如何以更具成本效益的方式開發更出色的IC設計,成為所有電子設計領域菁英需攜手面對的挑戰。台灣的半導體先進製程已邁入7奈米時代,更往5奈米、3奈米前進,過往單純的IC設計概念已不敷使用,未來將是系統設計的新時代。Mentor作為全球前三大EDA供應商,今年首場主題演講特別邀請執行副總裁Joe Sawicki,以機器學習為背景,談論半導體設計的新概念,包含機器學習如何擴增演算法的設計需求,也將討論機器學習對EDA工具開發將造成的影響。 快閃記憶體控制晶片IC設計領導廠商群聯電子的董事長潘健成也將擔任主題演講嘉賓,分享在功能複雜化及尺寸極小化的趨勢發展下,系統整合及應用導向的IC設計所面臨的挑戰;而台灣IC設計龍頭聯發科技計算與人工智慧技術群處長張家源,則將談論從雲端人工智慧(Cloud AI)到人工智慧邊緣運算(Edge AI)在未來如何重新定義智慧裝置,並加速多元人工智慧應用進入市場的腳步。 下午的技術講座更細分成五個明確主題,包含物聯網IoT、人工智慧AI、汽車電子Automotive IC、複雜系統單晶片Complex SoC,以及先進半導體Advanced semi。來自全球的產業專家將暢談如何克服奈米級混合訊號晶片驗證、機器學習晶片的硬體模擬策略等豐富的內容;此外,三星與Mentor更將共同發表利用PowerPro工具建立的指標驅動(Metrics-driven)低功耗回歸方法論,用來評估RTL IP的功率品質。台積電與微軟的專家也將偕同Mentor於講座中分享,如何在Microsoft Azure雲端平台中運用Calibre DRC新增功能、縮短DRC收斂時間,加快產品上市的速度。  
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島津製作所選用Mentor Xpedition PCB建立電子設計流程

Mentor宣布島津製作所(Shimadzu Corporation)已選用Mentor的Xpedition設計流程軟體作為公司的標準。島津製作所在全世界分析儀器界中規模第二大,全球員工人數近員工人數近1萬2千人。島津選用Xpedition工具套件來建立公司的整體電子設計流程,包括從概念設計到電路圖設計,以及印刷電路板(PCB)的設計到製造(Design-through-manufacturing)流程。 島津製作所選擇Mentor的Xpedition技術套件,包括Valor NPI軟體和Valor MSS套件,以及用於高速設計分析的HyperLynx軟體。島津選用Mentor的Xpedition技術,透過利用Xpedition EDM數據管理技術的共享數據,可提升島津製作所各部門的設計品質和IP設計重複使用。Xpedition技術能消除或減少團隊特定的客製化流程及協助降低重製風險,可建立強大的設計和製造團隊協同運作,高效率的整合並實現最佳化設計。同時透過與Xpedition流程整合的HyperLynx工具,直接開啟其驗證功能。HyperLynx解決方案可提高設計品質,及早修正在設計階段通常難以偵測的電性問題。 島津製作所企業產品設計中心總經理Taro Osumi表示,島津製作所致力於開發領導市場的分析儀器和醫療設備,期望透過Mentor Xpedition的標準化流程來改善優化島津製作所的設計流程。特別是此套件提供能與製造流程協同運作的功能獲得了同仁的高度讚賞,並得到我們管理團隊的支持。使用Mentor技術取得的生產力提升,將讓島津製作所有高度信心持續開發創新和先進的技術。 島津製作所為其設計流程採用了廣泛的Mentor產品,包括訊號和電源完整性分析工具、電路圖設計分析、FPGA設計最佳化、設計規則檢查、資料庫和數據管理、PCB製造、以及Mentor Questa軟體和ModelSim軟體的功能驗證。 Mentor EDA電路板系統資深副總裁A.J. Incorvaia 表示,身為業界領先的PCB電子設計軟體公司之一,Mentor很榮幸島津製作所對EDA工具組進行了標準化化作業。Mentor與島津等業界指標客戶的夥伴關係充分證明了我們的解決方案以及技術能夠真正達到客戶們期待加速產品上市的時程和更低風險及成本的開發出新的創新產品。
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Mentor與夥伴快速完成7奈米晶片實體驗證

AMD的工程師透過使用台積電認證的Mentor Calibre nmDRC平台,在約10小時內完成了其最大型7奈米晶片設計Radeon Instinct Vega20的實體驗證;此平台是在採用了由 AMD EPYC處理器驅動的HB系列虛擬主機的微軟Azure雲端平台上執行。 透過在微軟Azure雲端平台上執行台積電7奈米Calibre設計套件,儘管AMD的晶片中包含了高達132億個電晶體,AMD成功地在19小時內完成了兩次實體驗證,大幅縮短一般實體驗證所需時間。此外,AMD還把Calibre nmDRC延展到69台HB虛擬主機上的4,140個核心,使工程師能夠在十分緊迫的時程內滿足嚴苛的資源需求與其他成本。 藉由新的CPU延展技術和改善記憶體消耗設計來協助 Calibre客戶降低記憶體的需求與相關成本,Mentor軟體能在Azure雲平台上執行的里程碑做好準備。而且,不管是採用傳統私有的就地部署「霧」或雲端配置,這些增強功能都可大幅縮短實體驗證的執行時間。Mentor與TSMC和AMD三方攜手建置這些增強功能,並使用最新版本的Calibre nmDRC來驗證此最佳化結果。 AMD資料中心產品資深總監Daniel Bounds表示,AMD對我們最先進的半導體設計有極高的速度和執行品質要求,因此能於一天內在雲端平台上實現兩次的驗證通過,對於我們把未來的設計推向市場至關重要。AMD很高興看到Mentor的Calibre nmDRC可延展到使用AMD EPYC處理器驅動的雲端伺服器,而且不僅適用於傳統的使用模式,還可用於微軟的Azure公有雲端伺服器。 Calibre近來的功能增強已使多家客戶能夠在雲端和傳統配置中把記憶體的需求降低高達50%,因此能對其最新的7奈米設計進行全晶片驗證。記憶體需求是公有雲端運算和霧運算(Fog Computing)的主要成本因素,而Calibre長期以來一直在有效提升記憶體利用率方面領先業界。 Mentor的IC部門執行副總裁Joseph Sawicki表示,Mentor持續強化產品解決方案,以協助客戶加速產品上市速度,無論他們選擇在何處進行實體驗證。Mentor很高興擴大與台積電的合作,使得採用第三方雲端平台的共同客戶可以充分發揮台積電的製程技術與Mentor的軟體平台,為客戶提供更多的選擇,使其能夠更快推出採用台積電新製程製造的晶片產品。
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Mentor通過台積電5奈米FinFET製程/TSMC-SoIC 3D晶片堆疊技術認證

Mentor宣佈,該公司的Calibre nmPlatform和Analog FastSPICE(AFS)Platform中的多項工具已通過台積電5奈米FinFET製程技術認證。Mentor亦宣佈,已成功完成參考流程內容,以支援台積電創新的系統整合單晶片(TSMC-SoIC)多晶片3D堆疊技術。 台積電設計建構行銷部資深處長Suk Lee表示,透過提供更多功能和解決方案來支援台積電最先進的製程,Mentor再次為台積電的生態系統帶來了更高的價值。雙方合作把 Mentor的工具與台積電領先業界的製程技術結合在一起,能使共同客戶為高速成長的市場,包括智慧行動和高效能應用,快速推出創新的晶片產品。 Mentor與台積電密切合作,在台積電的5奈米FinFET製程上對其Calibre nmDRC、Calibre nmLVS、Calibre YieldEnhancer、Calibre PERC和AFS Platform軟體進行認證,以使雙方的共同客戶獲益。例如,Mentor支援台積電5奈米FinFET技術的Calibre PERC可靠性驗證解決方案已特別增強,可透過為全晶片設計提供漏電流檢查來提升產品的可靠性。執行這些檢查可協助共同客戶確保不會發生過度漏電流的情況,以實現最佳的設計效能。 此外,Mentor的AFS平台已通過台積電的最先進製程認證,使Mentor客戶能夠在台積電的5奈米FinFET製程上,信賴類比、混合訊號和射頻(RF)晶片設計的驗證結果。 Mentor還成功完成了參考流程內容,其中包含Calibre nmPlatform和Xpedition IC Packaging設計流程軟體的關鍵元件,以支援台積電的先進SoIC技術。台積電創新的SoIC技術是採用晶片上晶圓(Chip-on-wafer)接合(Bonding)製程來支援多晶片的堆疊,並提供無突起(Bumpless)接合結構,以實現更佳的效能。Mentor對台積電此款先進的晶片堆疊技術的支援包括:使用Xpedition Substrate Integrator(XSI)軟體進行設計規劃和網表管理、使用Calibre 3DSTACK工具進行實體驗證、以及使用Caliber xACT解決方案進行晶粒間的寄生電容萃取。最近還增加了相互連結Calibre 3DSTACK結果到XSI的能力,可大幅縮短除錯和反覆設計時間。
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Mentor多項工具通過台積電5奈米FinFET製程

Mentor宣佈,該公司的Calibre nmPlatform和Analog FastSPICE(AFS) Platform中的多項工具已通過台積電5奈米FinFET製程技術認證。Mentor亦宣佈,已成功完成參考流程內容,以支援台積電創新的系統整合單晶片(TSMC-SoIC™)多晶片3D堆疊技術。 台積電設計建構行銷部資深處長Suk Lee表示,透過提供更多功能和解決方案來支援台積電最先進的製程,Mentor再次為台積電的生態系統帶來了更高的價值。雙方合作把Mentor的工具與台積電領先業界的製程技術結合在一起,能使台積電的共同客戶為高速成長的市場,包括智慧行動和高效能應用,快速推出創新的晶片產品。 Mentor與台積電密切合作,在台積電的5奈米FinFET製程上對其Calibre nmDRC、Calibre nmLVS™、Calibre YieldEnhancer、Calibre PERC™和 AFS Platform軟體進行認證,以使雙方的共同客戶獲益。例如,Mentor支援台積電5奈米FinFET技術的Calibre PERC可靠性驗證解決方案已特別增強,可透過為全晶片設計提供漏電流檢查來提升產品的可靠性。執行這些檢查可協助共同客戶確保不會發生過度漏電流的情況,以實現最佳的設計效能。 此外,Mentor的AFS平台已通過台積電的最先進製程認證,使Mentor客戶能夠在台積電的5奈米FinFET製程上,信賴類比、混合訊號和射頻(RF)晶片設計的驗證結果。 Mentor還成功完成了參考流程內容,其中包含Calibre nmPlatform和Xpedition IC Packaging設計流程軟體的關鍵元件,以支援台積電的先進SoIC技術。台積電創新的SoIC技術是採用晶片上晶圓(Chip-on-wafer)接合(Bonding)製程來支援多晶片的堆疊,並提供無突起(Bumpless)接合結構,以實現更佳的效能。Mentor對台積電此款先進的晶片堆疊技術的支援包括:使用Xpedition Substrate Integrator(XSI)軟體進行設計規劃和網表管理、使用Calibre 3DSTACK工具進行實體驗證、以及使用Caliber xACT解決方案進行晶粒間的寄生電容萃取。最近還增加了相互連結Calibre 3DSTACK結果到XSI的能力,可大幅縮短除錯和反覆設計時間。 Mentor的IC部門執行副總裁Joseph Sawicki表示,Mentor很高興與台積電合作,持續提供創新技術,使Mentor的共同客戶能夠把眾多世界上最先進的IC帶到市場。今年,台積電和Mentor共同開發解決方案,為Mentor的共同客戶提供多種設計選擇,以助力其在快速成長和競爭激烈的市場中迅速推出晶片產品並脫穎而出。
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