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新興應用前仆後繼 GDDR/HBM高效能記憶體潛力大

在今日的資料經濟中,每天有極大量的資訊產生、被儲存和處理。資料產出的深入洞察可創造驚人的價值,並更進一步提升效率。記憶體科技的創新正是讓資料洞察從無到有的關鍵。本文旨在探討今日與未來市場對於高效能記憶體的需求,使讀者了解現階段的市場挑戰,以及高效能記憶體對於各種資料密集與頻寬密集型的應用均不可或缺的原因。 高效能記憶體市場趨勢/流變 AI、機器學習、深度學習、無人自駕車、高效能運算、虛擬實境、擴增實境等應用,使下一代遊戲不只是熱門詞彙。 這些應用的使用量大幅成長,皆需用到非常大量的資料—這些資料不僅量大,還必須被快速和重複分析,而占用極大的系統頻寬(圖1)。筆者相信,2020年是決定下一代高效能記憶體技術發展的關鍵年。 圖1 各領域針對資料使用量不斷上升 打造高效能記憶體系統 雖然專用於繪圖卡快速渲染之同步動態(Synchronous Dynamic)繪圖用雙倍資料傳輸率(Graphics Double Data Rate, GDDR)記憶體技術已發展多年,但本文僅探討2008年GDDR5出現後的進展。當年,市場需要以已知的設計方法和原料,以及可負擔的封裝方式,來提高記憶體的資料傳輸速率。GDDR5從512Mb開始、成長到8Gb的密度,最後達到每引腳8Gbps的最高資料傳輸效能。若要計算系統頻寬的話,以典型的繪圖卡配置(8顆元件、32位元介面)而言,每引腳傳輸速率8Gbps的GDDR5可提供8GB的訊框緩衝(Frame Buffer)與256GBps的系統頻寬。市場雖一度可以接受這樣的效能,但不久後便追求進一步提高頻寬。 2015年美光(Micron)與NVIDIA合作,在GDDR5X中導入JEDEC的創新標準,將每引腳最高的資料傳輸率增至12Gbps。之後的兩年期間,GDDR5X稱霸高階繪圖卡市場。例如NVIDIA Titan X(32位元介面、12顆元件、每引腳資料傳輸率11.4Gbps)的系統頻寬便達到547GBps。 或許,GDDR5X最重要的成果是,它奠定了GDDR6的框架。GDDR6於2018年秋季問世後,效能立刻在市場上顯現。當NVIDIA於2018年、AMD於2019年推出8Gb GDDR6時,美光為兩家公司的產品發布夥伴,滿足市場對高效能的需求。GDDR6現仍在產品預期生命週期的相對早期階段,目前,每引腳最大資料傳輸率為16Gbps。使用GDDR6的系統最高頻寬預計可達768GBps(32位元介面、12個元件、16Gbps的每引腳資料傳輸速率)。GDDR6不只是高效能的解決方案,也是適用於多種不同應用的成本優化方案(表1)。 講到高效能記憶體,就不免提到高頻寬記憶體(HBM)。HBM不但與運算元件緊密整合,還能同時降低功耗和拉高頻寬,填補記憶體方案的缺口。HBM透過堆疊記憶體元件提高密度,並以較低時脈達成較高的I/O數,進而提供高頻寬,並具備較低功耗。HBM是一種強大的高效能記憶體,但由於產品本身的複雜性,也是成本相對較高的方案,因此HBM鎖定需較高頻寬,且成本敏感度較低的應用(圖2)。 圖2 高頻寬記憶體運用堆疊的記憶體元件,達成高密度與高I/O數 GDDR與HBM是高效能記憶體市場中的關鍵產品,接著探討主要的市場趨勢。 新市場趨勢與應用層出不窮 在列舉高效能記憶體的應用時,遊戲(Gaming)通常是最先浮現腦海的應用。雖然遊戲的重要性不容小覷,但有些新興的市場趨勢與應用也讓繪圖產業的需求水漲船高(圖3)。 圖3 新興的市場趨勢與應用也讓繪圖產業的需求水漲船高 人工智慧/機器學習與GPU 繪圖處理器(GPU)過去多半僅用於遊戲領域。但是,隨著AI在各產業區塊的爆炸性發展,GPU已是創造價值和效率的利器。GPU普遍都需要高效能的記憶體。機器學習與深度學習訓練所用的演算法需執行複雜的數學及統計運算,而GPU已被證明可較CPU更快解決這些繁雜的計算。在討論AI時,必須區別推論(Inference)和訓練(Training)兩種不同的需求。AI訓練是運算非常密集的工作,系統頻寬越高越好。AI推論則較常見,對頻寬的要求低於AI訓練。訓練與推論都是未來不可或缺的一部分。兩者合併運用下,可創造出高品質的神經網路。GPU及其尖端記憶體正被應用於AI、機器學習和深度學習上,讓這些應用以人類所不及的準確度,解決更多真實世界的難題。 高解析度影片 下一個驅動高效能記憶體成長的是4K/8K內容。高階遊戲不斷推動繪圖技術在高解析度與回應速度上的創新突破(零延遲/零緩衝)。今日許多頂級的遊戲設備均搭載4K解析度,未來更將達到8K或更高解析度。專業的遊戲玩家常同時使用多台顯示器,其中不乏4K+的螢幕(因為工作負載高,對於繪圖卡與大訊框緩衝區的需求也會增加)。 由於影像解析度增加,視訊渲染未來仍需大訊框緩衝區與高頻寬。隨著媒體內容與遊戲的串流應用在全球日益普及,資料中心的資料處理能力也需日漸提升。 遊戲創新 雲端遊戲的運作仰仗資料中心。那些資料中心內的伺服器多搭載GPU,以優化效率。Google Stadia、NVIDIA GeForceNow、PlayStation Now與Microsoft Project xCloud都是近期出爐的一些新型雲端遊戲平台。雲端遊戲預計將快速成長,並持續推動創新。光線追蹤(Ray Tracing)是視覺繪圖領域中夢寐以求的技術。從光源追蹤光線及設計出逼真照明環境的能力,一直是繪圖產業在過去20多年間努力的目標。在NVIDIA和AMD最新的繪圖卡產品,以及即將上市的PlayStation 5與Xbox Series X遊戲機上,這種渲染技術終於落地。 PC遊戲正驅策遊戲市場中頂級規格的發展。由於PC可每年或更頻繁地更新硬體,專業玩家普遍偏愛PC遊戲。PC遊戲持續帶動繪圖功能強化(4K/8K、光線追蹤與可變速率著色),以及對於最高回應時間(最低緩衝/延遲時間)的需求。如上面關於高解析度影像的討論,專業遊戲玩家有時會同時使用多台最高規格的顯示器;在這樣的配置下,玩家需不斷更新系統,才能保持競爭力。 為了達到最佳效能,玩家傾向選用內建不只一張繪圖卡、而是搭載多張平行運作繪圖卡的遊戲設備。 AR/VR 無論在PC遊戲或主機遊戲的世界裡,虛擬實境(VR)都已是許多不同遊戲的熱門選項。從早期較簡單的型態開始,VR繪圖技術和功能現正突飛猛進,並滲透至諸多新領域中。隨著品質精進,遊戲將繼續以健康的速度成長,但更亮眼的成長將來自一些令人振奮的新領域。 在醫療產業中,VR和擴增實境(AR)都可望成為教育訓練的利器。目前,已經有些有趣的應用(運用AR)將虛擬物件融入真實環境,以輔助醫療教學。如美光繪圖卡解決方案不局限於遊戲領域,將觸角延伸到垂直產業,包括專業繪圖、高效能運算、車載應用與網路等。 建築、工程與建造是VR與AR顯而易見的下一波灘頭堡。對許多領域來說,能夠在實地參訪或建構實體建物前,先虛擬地「看到」或甚至遊覽某地或建築、並了解物件將如何與所在環境互動,前景都令人倍感期待;教育領域的VR與AR的應用可望大幅成長。與醫療訓練一樣,講師和專家在教學中也可運用虛擬物件、提供虛擬的範例和與虛擬元素互動。 高階AR與VR頭戴裝置需搭配強大的PC和繪圖卡,才能達到最高設備規格。HTC Vive Pro最低規格的顯卡是NVIDIA GeForce GTX 1060或AMD...
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Moldex3D 2020求解器追求優化 減少30%計算時間

在AI的趨勢浪潮下,處理大量資訊的需求湧現,進而帶動高效能運算(HPC)平台或裝置的快速發展。在模流分析領域,也不再受限於傳統硬體規格不足的問題,透過HPC平台就能使模流分析廣泛應用在塑膠產品的開發階段。 然而隨著產品與製程越趨複雜,龐大的網格數量與精確的模流分析背後付出的代價是更長的計算分析時間,反覆地模擬試模也會導致產品開發周期過長。為了加速模流分析階段,讓產品設計能在預定時程內完成,使用者常常需要在計算的效率與精確性之間取捨。 在新版本Moldex3D 2020中,透過優化求解器內部的程式,使計算效率顯著提升,在相同的硬體規格下,使用者能更快速的得到分析結果。以下展示了500萬、1,200萬與2,000萬元素量的網格在R17與2020版本執行充填分析的時間比較。如有CPU使用AMD EPYC 7302 Processor,在8核心、16核心和32核心計算下,2020版本分別平均可以減少33%、29%和20%的計算時間。 再以Intel Core i9-9900X CPU為例,此CPU的核心數目為10核心,在計算架構上使用電腦叢集方式串聯4個Intel CPU做計算;而在8核心、16核心和32核心計算下,2020版本分別平均可以減少50%、27%和15%的計算時間。由於叢集運算受制於網路傳輸速度,因此在16核心與32核心計算時間減少的比例較低。 Moldex3D 2020針對求解器進行優化,在相同的計算環境、網格數及製程條件下,平均約可以減少30%的計算時間,幫助使用者在有限的開發時間內,能提升模流分析的效率,加速產品開發的過程。
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愛德萬測試推新SoC測試系統 因應運算測試挑戰

愛德萬測試(Advantest)針對運算效能達百萬兆級 (Exascale) 的先進數位IC ,發表最新次世代V93000測試機。該系統搭載最新測試頭,結合Xtreme Link科技及EXA Scale通用數位和電源供應卡,不僅能支援最新測試方法,更能降低測試成本、縮短產品上市時程。 現今最先進的半導體製程帶來技術的變革,得以即時整合來自物聯網 (IoT)、手持裝置、汽車和大型伺服器等等無數個資料來源。隨著行動處理器、高效能運算 (HPC) 和人工智慧 (AI) 晶片持續進化,需要處理的資料量也跟著爆炸性成長。新的測試挑戰伴隨這些進步接踵而來,譬如極大量的掃描數據、極端電源需求、快速的良率學習和多工同測的配置,在在都需要解決。 愛德萬測試最新V93000 EXA Scale世代,在已獲業界肯定的V93000架構上,運用創新技術解決上述挑戰。所有EXA Scale卡都配備愛德萬測試最新一代8核心的測試處理器,以獨特的能力加速並簡化測試工作。此外,V93000 EXA Scale系統還採用愛德萬測試專利Xtreme Link科技,乃是專為自動測試設備 (ATE) 所設計的通訊網路,能執行高速資料連接、嵌入式運算能力以及即時卡對卡 (card-to-card) 通訊。 這套系統的最新Pin Scale 5000數位卡,正是為了伴隨著大量數位設計所導致的爆炸性成長的掃描資料而設計。Pin Scale...
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新思科技攜手台積電 推出3DIC Compiler平台

新思科技日前宣布與台積公司合作,雙方採用新思科技Compiler產品的先進封裝解決方案,提供通過驗證的設計流程,可用於以矽晶中介層(Silicon Interposer)為基礎的基板上晶圓晶片封裝(Chip-on-Wafer-on-Substrate, CoWoS-S)以及高密度晶圓級且以RDL為基礎的整合扇出型封裝(Integrated Fan-Out ,InFO-R)設計。3DIC Compiler針對現今複雜多晶片(Multi-die)系統所需的封裝設計提供的解決方案,可用於高效能運算(High-performance Computing, HPC)、汽車和行動等應用。 3DIC Compiler平台可縮短封裝時間 台積公司設計建構管理處資深處長Suk Lee表示,AI和5G網路等應用對於較高水平整合、較低功耗、較小尺寸以及更快生產速度的需求日益增加,帶動了先進封裝技術的需求。台積公司創新的3DIC技術如CoWoS和InFO等,讓客戶能透過更強大的功能性和增強的系統效能,以更具競爭力的成本實現創新。我們與新思科技的合作為客戶提供了通過認證的解決方案,進而基於台積公司的 CoWoS和 InFO 封裝技術進行設計,以實現高生產力及加速完成功能性矽晶片。 新思科技設計事業群系統解決方案資深副總裁Charles Matar認為,對於想要利用多晶片解決方案設計出新一代產品的客戶,新思科技與台積公司深知其所面臨的設計挑戰,而我們雙方的合作正提供客戶一個最佳的實作途徑。透過在單一的完整平台上提供原生實現(Natively Implemented)矽中介層和扇出型佈局(Fan-out Layouts)、物理驗證(Physical Verification)、協同模擬(Co-simulation)和分析功能,讓客戶得以因應現今複雜的架構和封裝要求,還能提高生產力並縮短周轉時間(Turnaround Time)。 新思科技3DIC Compiler解決方案提供晶片封裝協同設計和分析環境,可在封裝設計出最佳的2.5D/3D多晶片系統。該解決方案包含了台積公司設計巨集(Design Macro)的支援和以高密度中介層(Interposer)為基礎、使用CoWoS技術之導線(Interconnect)的自動繞線(Auto-routing)等功能。針對以RDL為基礎的InFO 設計,則透過自動化的DRC感知之全角度多層訊號和電源/接地繞線(Power/Ground routing)、電源/接地平面設計和虛擬金屬填充(Dummy Metal Insertion),以及對台積公司設計巨集的支援,能將時程從數個月縮短至數周。 對CoWoS-S和InFO-R設計來說,晶粒(Die)分析需要在封裝環境和整個系統下進行。就設計驗證和簽核而言,晶粒感知(Die-aware)封裝和封裝感知(Package-aware)晶粒電源完整性(Power Integrity)、訊號完整性和熱分析(Thermal Analysis)皆非常重要。新思科技的3DIC Compiler整合了安矽思(Ansys)晶片封裝協同分析解決方案RedHawk系列產品,能滿足此關鍵需求,實現無縫分析(Seamless Analysis)且能更快速聚合成最佳解決方案。此外,客戶可藉由消除過度設計來實現更小的設計以及達到更高的效能。
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異質整合大行其道 Chiplet再造半導體產業鏈

半導體技術發展越來越成熟,但追求效能提升的腳步卻從來沒有稍停,半導體晶片整合技術進入異質整合(Heterogeneous Integration)世代,各種晶片電路設計與封裝層級的整合技術希望能延續摩爾定律的規律,加上人工智慧(AI)、5G與高效能運算(HPC)等應用對於半導體效能提升的需求,也持續推動晶片技術的改善,近期在小晶片(Chiplet)設計架構的發展之下,也帶動新一波的晶片整合技術發展。 Chiplet並不是全新的IC設計概念,過去系統單晶片(System on Chip, SoC)與系統級封裝(System in Package, SiP)都與小晶片概念有關,隨著半導體製程的發展,電路微縮的代價越來越高,如果要將一個SoC裡面的所有電路都用相同製程或相同材料進行整合,「卡關」的可能性也會提高,可能在良率或成本上付出重大代價。Chiplet的彈性架構,整合不同製程或不同材料的裸晶(Die)電路,再透過更有效率的封裝技術,不僅避開製程瓶頸,也可以在效能與成本上取得最佳解,帶動IC設計、製造、封測廠商的全面投入。 新興應用推動半導體異質整合發展 儘管異質整合技術已經問世多年,但是該技術的應用在過去兩年中急速成長,以滿足功能更加複雜和功耗不斷降低的需求,KLA資深行銷總監Stephen Hiebert表示,異質整合允許IC製造商在單個封裝中堆疊更多的裸晶,以提高電晶體的密度,將各種不同技術和功能的晶片組合在一起,可以實現強大的功能,這些變化影響了封裝的最終設計和封裝內部的晶片組裝,其中包括2.5D和3D晶片堆疊以及扇出型封裝等技術。 另外,幾種異質整合平台例如高密度扇出型封裝、矽中介層(Interposer)和直接接合解決方案,在消費性和入門級應用中都越來越受歡迎。科林研發(Lam Research)Managing Director Manish Ranjan(圖1)表示,隨著功能要求和外形因素的增加,高階封裝解決方案在支援下一代消費性裝置方面發揮重要作用,對諸如AI和ML這類新興應用程式的性能要求,亦推動對提高記憶體頻寬和增加使用高頻寬記憶體的需求,預計在未來幾年內,晶片的發展將更強調低功耗、增加製造靈活性以及加速上市時間。 圖1 Lam Research Managing Director Manish Ranjan Chiplet的影響不僅在晶片設計方面,工研院資通所所長闕志克(圖2)坦言,小晶片的發展將影響半導體的產業生態,過去IC設計業者發展一個完整的產品,除了自身專長的IP之外,要透過IP授權導入其他功能性的電路,所以在晶片設計階段需要支付一次性工程費用(Non-recurring Engineering, NRE),投片量產後又需要依出貨量支付授權金(Royalty)等兩筆費用。Chiplet則是直接買製造好的裸晶,所以少了NRE或授權費(License Fee)這種早期開發成本,有助於小型IC設計公司的生存。 圖2 工研院資通所所長闕志克 Chiplet解構並重組半導體產業鏈 ISSCC一直以來都是積體電路新技術的指標,2020年有多篇論文都以Chiplet為討論主題,其話題性可見一斑。Chiplet有兩項關鍵問題需要解決,一是如何將各個小晶片連接起來,透過封裝技術將不同製程甚至不同材料的裸晶連接;另一個則是如何去劃分、定義這些小晶片的功能、介面、互聯協定等。Chiplet需要解決的挑戰包括:生態系統成熟度、技術和架構劃分、晶片介面、可測試性、3D CAD流程等。 Chiplet為什麼重要?透過將曾經整合的晶片分成獨立的功能區塊,讓廠商解構並重新思考如何從晶片架構的重組提升效能,以AMD的設計為例,I/O模組和DRAM通道使用格羅方德(GLOBALFOUNDRIES)的14nm製程,而包含CPU核心邏輯電路和L3高速暫存,則採用台積電的7nm或更先進的製程。在7nm之前,Chiplet的價值不高,因為保持整個晶片的統一性比將其拆分更有價值,進入先進製程之後,邏輯電路可以持續微縮,除了提高電晶體集積度之外,也可以降低功耗,但I/O模組使用14nm則可能最具成本與效能優勢。 ISSCC 2020的Chiplet研究從單純的封裝技術、介面電路逐漸開始從製程到架構優化設計研究發展,代表Chiplet技術已經逐漸成熟。闕志克認為,Chiplet對半導體產業更廣泛的意義在於,半導體現有產業鏈將因此產生解構與重組,更多小型IC設計公司有能力投入產業,晶圓廠或可以屯貨、交易的中間商將創造新價值。對於IC設計公司而言,Chiplet提供更多在製程微縮之外,嘗試新材料和製程的組合,以提升晶片效能或電源效率。 台灣半導體產業投入Chiplet有勝算 台灣有許多中小型IC設計公司,闕志克說,先進半導體製程帶來的高成本,對於規模不大的IC設計廠商造成強大的成本負擔,因此TSMC的先進製程產能長期已來都以服務大型晶片公司為主;透過Chiplet IC設計公司可以更專注在自己專長的IP,將這部分電路設計到最好,並交易需要的功能裸晶,有實際出貨再支付相關費用,投片成本大幅降低,更有機會使用先進製程,有助於中小型或新創IC設計公司的發展。 台灣半導體產業鏈本來就很完整,垂直分工的模式也很適合Chiplet的發展,闕志克表示,目前的產業結構還需要做些調整,但相對各國的半導體產業現況,台灣發展Chiplet最有條件,也更容易成功。SoC與Chiplet的重點一樣都是整合,不一樣的是SoC是在電路層面進行整合,Chiplet則將整合工作移到封裝階段,所以封測廠的角色將越來越重要。 隨著封裝內的晶片數量不斷增加,封裝的整體價值也隨之提高,Know...
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支援AI推論/視訊轉換 OCP多節點伺服器擴大功效

由於亞馬遜(Amazon)、微軟(Microsoft)乃至Google、臉書(Facebook)等業者的雲端資料中心營運規模不斷成長,因而出現了超規模資料中心(Hyperscale Datacenter)一詞,同時在機房設備達更大的裝配量時,傳統19吋寬的機架機櫃與伺服器,在容積密度、散熱用電等營運面的經濟性表現,已逐漸難滿足業者之需。 為了滿足「超規模」的更經濟需求,Facebook於2011年發起開放運算專案(Open Compute Project, OCP)並鼓勵各方加入,期透過解構與再建構的方式,訂立出更具經濟性的機房技術規格與標準,並要求設備商依循新標準實現與交付設備。 OCP提出後相繼有重量級業者加入,如Microsoft、Google;我國的主要伺服器代工業者如廣達、緯穎、神通亦有提案貢獻;對岸則有浪潮集團等。OCP已有的規格提案及發展包含伺服器(Open Rack)、夾層卡(Mezzanine Card)、高效能運算(HPC)等,而OCP的會員組織茁壯後也開始舉辦OCP Global Summit年會。 多節點伺服器來由 OCP制訂的規格標準中以Open Rack為首要重點,Open Rack主張改行21吋寬的機架,以提升機櫃氣流度;並在設備的供電上改行12V/48V直流電,以減少電能耗損;Open Rack在機架高度上改行OpenU/OU(4.8公分),有別於傳統機架的U(1.75吋/4.45公分)。 OCP在伺服器的構型(Form Factor)尺寸上也無意遵循傳統機架伺服器的扁平1U、2U作法,而是在2OU高度的空間內縱向切出三等分,以放置3部伺服器(圖1)。雖然OCP機架空間略增,但卻能比傳統19吋機架多放置一部伺服器,傳統機架伺服器在2U空間內只能放置2部1U高度的扁平伺服器。 圖1 OCP Yosemite在21吋、2OU高度空間內切分出三等分托座 在完成OCP標準的伺服器規格後,傳統機架伺服器陣營開始從刀鋒伺服器(Blade Server)衍生出多節點(Multi-Node)伺服器,Multi-Node伺服器在2U空間內縱向切出四等分,以放置4部伺服器,俗稱2U4N,4N即4個節點之意,一部伺服器視同一個節點。 Multi-Node伺服器與刀鋒伺服器均具有較傳統1U、2U標準機架伺服器更高的放置密度,但卻省去刀鋒伺服器的底座(Chassis,或稱Enclosure)倚賴或降低倚賴,密度表現上則介於標準機架伺服器與刀鋒伺服器間,因而逐漸受歡迎。 Multi-Node的出現也影響了OCP陣營,2015年3月OCP Global Summit上也宣布發展自己的Multi-Node伺服器標準,代號優勝美地(Yosemite,為美國加州一處國家公園)。 Yosemite在每一個三等分的空間(每一等分稱為一個Sled,橫置的3個Sled稱為一個Cubby)內可放置4片伺服器卡,或稱為系統單晶片卡(SoC Card),或微型伺服器卡(Micro-Server Card),如此相同空間內從3部伺服器提升成12部(圖2)。 圖2 OCP Yosemite每一托座可水平前後放置4張伺服器卡,每張卡接1顆(1-Socket, 1S)伺服器處理器 Yosemite第二版 Yosemite伺服器發表後的2年,OCP在2017年OCP Global Summit上宣布Yosemite標準改版,即Yosemite v2,隨Yosemite...
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Ansys 2020 R2幫助工程團隊加速創新

Ansys 2020 R2具備增強的解決問題和協作能力,幫助工程團隊開發新品、維持營運持續性、提升生產力並贏得搶先問世商機。其中Ansys下一代工程模擬軟體、高效能運算(High-performance Computing, HPC)資源以及平台解決方案,幫助推動整個團隊的全球協作和資訊共享。 新品運用橫跨Ansys旗艦級套裝軟體的全新工作流程和動態功能,幫助工程團隊在任何環境皆能加速創新並催生最先進設計。Ansys Cloud的產品更新,整合Ansys解決方案和雲端HPC提供的高度具擴展性的運算能力。平台解決方案進一步強化工作流程,提供簡化流暢的用戶體驗,同時增強資料和配置管理功能、相依性視覺化和決策支援,以及用於流程整合、設計最佳化和材料管理等易於使用的工作流程。Ansys數位雙生解決方案支援設備遠端監控,是預測性維護的關鍵要素。 Ansys 2020 R2採用一系列全新技術推動自駕車開發和驗證,包含先進LiDAR模型,強化日光模擬、擴展相機鏡頭日間硬體迴路(Hardware-in-the-Loop)使用案例的新天空模型等。亦提供支援自駕車功能開發的完整新車評鑑計畫(New Car Assessment Program, NCAP)情境套件,能快速模擬標準NCAP測試情境,隨著先進駕駛輔助系統的普及,可望減少實體測試成本達50%。 此外,Ansys 2020 R2透過多GPU平行化改善以AI為基礎的感知軟體測試的部署、具擴展性和效能,有助於輕鬆實現系統性的危險檢測,並符合預期功能安全(Safety Of The Intended Functionality, SOTIF)等新型安全標準的要求。而為了支援5G應用,新品強化相位陣列天線分析功能,幫助工程師擴展HPC,模擬更大型複雜的設計。此外,工程師可運用整合積體電路(IC)、封裝和電路版工作流程的重大改進,實現電子可靠度和電熱建模。最後晶片上元件(On-chip Device)建模整合3D電磁模擬軟體,可針對敏感IC進行黃金標準認證(Gold Standard Verification)。
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TOP500超級電腦採用NVIDIA技術以加速節能

最新的TOP500超級電腦排行榜描繪出現代科學運算領域的發展前景,利用人工智慧 (AI) 與資料分析技術來擴大這個領域,並透過 NVIDIA 的技術來加快其運算速度。 目前全球運算速度前十名的超級電腦中,有八套包括分布在美國、歐洲及中國最強大的超級電腦系統,都採用了 NVIDIA GPU 或 InfiniBand 網路技術,或是兩者兼備。 在最新的 TOP500 超級電腦排行榜中,有三分之二 (333套) 的超級電腦均採用 NVIDIA 的技術(現已完全收購 Mellanox);而在 2017 年 6 月的排行榜上,合計只有 203 套的超級電腦採用當時還是獨立兩間公司的技術,只占總數不到一半的數量,相較起來目前的數量可謂大幅增加。 榜單中有近四分之三 (73%)...
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Cadence偕台積電/微軟以雲端運算平台加速半導體設計時序簽核

益華電腦(Cadence)宣布與台積電及微軟三方合作之成果。該合作的重點是利用雲端基礎架構來縮短半導體設計簽核時程。透過此合作,客戶將可藉由微軟Azure上的Cadence CloudBurst平台,採用台積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案,獲得加速完成時序簽核的途徑。所有垂直市場的客戶均可透過雲端資源,不受本地部署硬體的限制,進而獲得顯著的生產率提升。 台積電設計建構管理處資深處長Suk Lee表示,半導體研發人員正以先進的製程技術來實現與滿足超過其功率及效能上的要求。但在日益複雜的先進製程簽核要求下,使得實現緊迫的產品交期更具挑戰性。台積電、微軟及Cadence三方合作組成的雲端聯盟,使該公司得以藉由Cadence時序簽核解決方案實現雲端的可擴展性,來確保一般客戶實現其效能目標並加快其創新產品的上市時間。 微軟Azure晶片、電子和遊戲產品主管Mujtaba Hamid提到,微軟 Azure雲端平台非常適合晶片設計及簽核等高效能運算(HPC)應用。我們期待與Cadence及台積電客戶在HPC晶片需求方面進行合作,使此類客戶能夠交付最高品質的產品並實現其上市時間目標。 Cadence Tempus時序簽核解決方案及Quantus萃取解決方案均具有適用於雲端的大規模並行架構。藉由獨特的分散式簽核技術,Tempus時序簽核解決方案可在雲端上完成生產驗證,並於大規模台積電先進製程實現設計定案(Tapeout)。 Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶表示,透過與台積電及微軟的持續合作,可使客戶得以輕鬆地將其Tempus時序簽核解決方案及Quantus萃取解決方案工作載荷卸載到雲端,並充分利用可擴展性的解決方案的優勢。藉由雲端來簡化的流程,該公司為當今新興市場領域具有複雜設計及創新需求的客戶,提供競爭優勢。 Cadence Tempus時序簽核解決方案及Quantus萃取解決方案為完整的數位全流程套件的一部份,專為客戶提供設計實現及更可預測性的快速途徑。CloudBurst平台為Cadence雲端產品廣泛組合的一部份,同時提供對Cadence工具的快速使用。數位及雲端產品組合支持Cadence智慧系統設計策略,協助客戶能夠實現卓越系統單晶片(SoC)設計。
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新思針對台積5奈米製程推IP組合 加速高效運算SoC設計

新思科技(Synopsys)近日宣布,針對運用於高效能運算系統單晶片 (SoC)的台積公司 5奈米製程技術,推出業界廣泛的高品質 IP 組合。應用於台積公司製程的DesignWare IP組合內容包括介面IP(適用於業界最廣泛使用的高速協定)和基礎IP,可加速高階雲端運算、AI加速器、網路和儲存應用SoC的開發。新思科技DesignWare IP 與台積公司 5奈米製程的結合,可協助設計人員掌握設計在效能、功耗和密度的嚴格要求,同時降低整合風險。 台積公司設計建構管理處資深處長Suk Lee表示,我們與新思科技長期合作為我們雙方的客戶提供了基於先進製程技術的DesignWare IP,令客戶面對高效能運算等各種市場時能達成一次完成矽晶設計(first-pass silicon success)。基於台積公司先進製程技術的廣泛DesignWare IP組合,可協助設計人員快速地將必要的功能融入設計中,同時受惠於先進晶圓代工解決方案 、也就是5奈米製程技術,所帶來的強大功耗與效能的提升。 新思科技IP行銷策略資深副總裁John Koeter則表示,近二十年來,新思科技的DesignWare IP一直走在業界前端,基於台積公司的每一代製程技術實現無可比擬的功耗、效能和面積表現。藉由提供基於台積公司5奈米製程技術的業界廣泛的介面和基礎IP組合,新思科技協助雙方客戶加速高效能運算SoC的發展。
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