HIDAS
團結力量大 Chiplets滿足高效低成本設計
AI、自動駕駛、5G等新興應用且皆須使用高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。然而,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能,Chiplets便趁勢崛起,成為半導體產業熱門話題。
益華(Cadence)產品市場總監孫自君表示,人工智慧(AI)與5G快速興起,相關應用陸續浮現,成為推動半導體產業未來成長的重要動力。這些應用皆需採用高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。不過,製程微縮技術變得愈來愈困難,例如為了因應各式AI應用,晶片需更高的運算效能,這使得處理器核心數量、所搭配的記憶體容量、I/O數目都急速增加,要整合的元件數量越來越多,即便是使用先進製程,要將晶片尺寸更進一步縮小仍是十分吃力。
益華產品市場總監孫自君。
孫自君進一步說明,即便成功小型化之後,仍還有許多要素須考量,例如功耗、散熱等。小型化意味著將各種元件整合在一起,進行運算時所產生的熱能要如何有效的散熱是一大關鍵,因為熱會影響元件電性能力;另外,要達到更好的運算效率,也意味著功率損耗愈多。換言之,晶片小型化要兼具效能、體積、低功耗、散熱等多種要素,要在這麼小的空間實現這麼多(或是做更多)的事情;若再從IP的角度思考,要將各式各樣的IP(如記憶體IP、微控制器IP、類比線路IP等)整合在一起,接著各種組合試算和驗證,所以,晶片微縮過程可說既精密又複雜,也使得造價變得更加昂貴。
孫自君指出,業者都是追求獲利,而如何降低成本是最基本的考量,在隨著晶片微縮變得越來越複雜、價格也越來越高,業者也會開始思考,究竟是不是所有晶片都需要小型化,畢竟不是所有公司都有能力投入,也不是所有應用都需要非常高的運算效能,也因此, IC設計業、晶圓代工、封裝業者轉向發展晶片小型化外的製程技術,Chiplets的概念及方式也因而開始受到關注。
不過,要實現Chiplets系統也非輕而易舉,畢竟還是由許多晶片組成,因此在設計上仍會有許多挑戰。益華指出,使基於Chiplets成功的其中一項關鍵是確保中介層和封裝的設計正確,這些中介層將被多個高速訊號、時鐘、數據總線和地址通道填滿,才得以使訊號和電源完整性成為正確運行的必要條件。
為此,Cadence備有Sigrity/Clarity與Voltus工具,可以協助設計人員進行系統/板級與IC本體的訊號完整性和電源完整性分析。此一工具其中一項明顯優勢是包含兼顧電源的提取和分析,這對於緊密相關且基於Chiplets的系統中獲取正確結果十分重要;因為在跨IC,封裝與PCB系統的電源信號提取和分析系統中,訊號反射、串擾和同步開關噪聲很容易受到中介層電源網路中電源和接地阻抗的影響,而利用Chiplet模組化的優勢早期介入設計並納入考慮將有助於解決潛在問題減少開發的費用與時間。
而除了Sigrity,Cadence也還具有Virtuoso System Design Platform平台,該平台從電性感知布局演進至首創電性和模擬驅動布局,以確保電路完整性及效能。此一模擬驅動布局可有效解決關鍵電路和先進節點設計上的許多電電磁(EM)和寄生問題;簡而言之,該產品可供系統工程師無縫編輯並分析複雜度高的異構系統,並讓封裝、光電、類比IC和RF IC工程師在單一平台上作業。
異質整合趨勢起 系統級測試需求增
異質整合(HIDAS)成為IC晶片的創新動能,然而,將兩種不同製程、功能的IC整合在一起,不僅考驗IC設計、製造和封裝技術,在測試端也衍伸了全新的挑戰,不再只是單純測試IC規格,「系統級測試(System Level Test, SLT)」需求可說是與日俱增。
愛德萬測試(Advantest)SoC業務部協理陳建州表示,系統級測試是未來日益重要的測試項目,而現有客戶對於系統級測試的測試需求也越來愈多。原因在於,摩爾定律開始走到極限,半導體產業開始尋求其他的IC創新動能,因此,像是2.5D、3D、SiP(也就是所謂的異質整合)或更先進的封裝技術一一興起,而這些技術打造的產品和過往截然不同,因為是將兩種不同功能、製程的晶片整合在一起,像是一個「小型的系統」,因此在測試上,主要是測試這個「小型的系統」是否能夠運作,而非是像過往的IC測試,只要測試規格是否符合標準或是設計需求即可。
為因應系統級測試需求,愛德萬測試購併Astronics Corporation商用半導體系統級測試事業部。陳建州指出,對大型消費性電子產品製造商而言,系統級測試無疑是愈來愈關鍵的測試,透過這次收購,能與該公司現有的自動化測試設備(ATE)解決方案套件互補;而在補足原本所欠缺的系統測試解決方案後,該公司在半導體產業鏈的測試方案將變得更完整,且更具市場競爭優勢。
愛德萬測試董事長暨總經理吳慶桓也說明,異質整合目前是個很新、也很熱門的議題,由於每個投入異質整合的廠商(如IC製造、晶圓代工)所想要整合的產品都不同,而每個產品的性能也不一樣,因此對測試業者而言,充滿挑戰。換句話說,針對異質整合,目前還沒有最標準、最適合的測試方案,因異質整合涵蓋整個產業鏈,像是晶圓、封裝、材料等,都會投入異質整合發展,使得異質整合的測試相當廣,像是晶片規格、溫度、熱效益等都包含在裡面,且會隨著整合的產品不同而有所改變。簡而言之,異質整合相當複雜,就像一個小系統,因此需要有系統級測試方案滿足客戶需求;同時,測試設備業者也需持續與其他生態夥伴合作,開發更完整的解決方案。
愛德萬測試董事長暨總經理吳慶桓
滿足分眾市場 IC異質整合技術百花齊放
人工智慧(AI)、車聯網、5G等應用相繼興起,且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能。同時,隨著應用市場更加的多元,每項產品的成本、性能和目標族群都不同,因此所需的異質整合技術也不全然相同,有的需要記憶體+邏輯晶片,而有的則需感測器+記憶體+邏輯晶片等,市場分眾化趨勢逐漸浮現。為此,IC代工、製造以及半導體設備業者也持續推出新的異質整合技術,以滿足市場需求。
成本/效能需求不同 異質整合走向分眾化
工研院電子與光電系統研究所所長吳志毅(圖1)表示,所謂的異質整合,廣義而言,就是將兩種不同的晶片,例如記憶體+邏輯晶片、光電+電子元件等,透過封裝、3D堆疊等技術整合在一起。換句話說,將兩種不同製程、不同性質的晶片整合在一起,都可稱為是異質整合。
圖1 工研院電子與光電系統研究所所長吳志毅表示,依產品性能、成本不同,異質整合將走向分眾化。
異質整合是目前半導體產業熱門議題,也有許多業者投入發展,進而市場上有著許多解決方案。對此,吳志毅說明,在異質整合發展上,各家廠商著重的市場和技術都不一樣,因而會衍生出許多種整合方式,例如有所謂的2.5D、3D或是採用封裝的方式。然而,不論是何種技術,其核心價值都是將兩種完全不同的晶片整合成一個,這便是異質整合的概念;換個例子來說,要將兩樣物品黏在一起,可以選擇膠水、膠帶或強力膠等,有很多種方式,異質整合便是同樣的道理,端看業者的市場和成本考量人選擇要用何種整合技術。
吳志毅補充,半導體技術著重的永遠都是成本和效能。部分業者之所以會發展3D整合方案,主要原因是3D IC具有更好的效能,但相對的3D IC的成本也較高,因此適用於高階產品市場,例如AI晶片。至於原有的2.5D整合技術,並非3D IC問世之後就沒有市場,2.5D IC的性能雖然不比3D IC,但相對的成本也較低,適用於有成本考量的企業或產品。
吳志毅說,換個方式譬喻,當7奈米製程出現後,不代表所有產品都會轉成7奈米,像是14、16、28奈米,甚至是90奈米,都還有其市場,業者會依應用市場、產品設計需求和成本,選擇所需的製程技術,而異質整合也是同樣,業者會根據所需的產品性價比、效能以及市場,選擇最適合的異質整合技術。也因此,未來異質整合勢必將會出現市場分眾化的趨勢。
吳志毅認為,這對於晶圓代工廠,或是晶片製造商等也是一個新的機會。現今半導體產業只剩三家業者(台積電、三星、英特爾)能繼續推進摩爾定律(製程微縮化),而其他業者如聯電、格芯是否就沒有其他發展空間?並非如此,異質整合便是一個新的機會。這些晶圓代工、IC設計或者是封裝業者不一定要發展更先進的製程,但是卻可以透過異質整合,將原本不同性質的晶片整合成體積小、高性能的晶片,實現更多創新應用。
IC代工/製造/設備商全體動員
上述提到,異質整合為半導體產業發展帶來新契機,同時因應多元的應用市場,異質整合日後將朝分眾化發展,為此,晶圓代工業者、晶片商或是半導體設備商皆積極投入發展,各式解決方案也紛紛亮相。
英特爾再推三大封裝新技術
英特爾(Intel)日前展出先進封裝技術並推出了一系列全新基礎工具,包括將EMIB和Foveros技術相互結合的創新應用,以及全新的全方位互連(Omni-Directional Interconnect, ODI)技術。
英特爾指出,晶片封裝在電子供應鏈中看似不起眼,卻一直發揮關鍵作用,而隨著電子產業正在邁向以資料為中心的時代,先進封裝將比過去發揮更重大的作用。封裝不僅僅是製造過程的最後一步,同時也正成為產品創新的催化劑。先進的封裝技術能夠整合多種製程的運算引擎,將大幅提高產品性能,同時又可縮小面積,並對系統架構進行全面改造。為此,英特爾分享三項全新技術,分別為Co-EMIB、ODI和MDIO。Co-EMIB能連接更高的運算性能和能力,並能夠讓兩個或多個Foveros元件互連,設計人員還能夠以非常高的頻寬和非常低的功耗連接模擬器、記憶體和其他模組。
ODI技術則為封裝中小晶片之間的全方位互連通訊提供了更大的靈活性。頂部晶片可以像EMIB技術一樣與其他小晶片進行通訊,同時還可以像Foveros技術一樣,通過矽通孔(TSV)與下面的底部裸片進行垂直通訊。同時,該技術還利用大的垂直通孔直接從封裝基板向頂部裸片供電,這種大通孔比傳統的矽通孔大得多,其電阻更低,因而可提供更穩定的電力傳輸;並透過堆疊實現更高頻寬和更低延遲。此一方法減少基底晶片中所需的矽通孔數量,為主動元件釋放了更多的面積,優化裸片尺寸。
至於MDIO技術為基於其高級介面匯流排(AIB)實體層互連技術,支援對小晶片IP模組庫的模組化系統設計,能提供更高能效,實現AIB技術兩倍以上的回應速度和頻寬密度。
格芯/台積紛推3D方案
為搶搭異質整合浪潮,晶圓代工業者格芯(GlobalFoundries)近期宣布旗下基於Arm架構的高密度3D測試晶片已成功投片生產,可滿足資料中心、邊緣運算和高階消費性電子產品應用的需求。
據悉,此款晶片可提升AI、機器學習(ML)和高階消費性電子及無線解決方案等的運算系統性能與效能,其採用該公司12nm Leading-Performance(12LP)FinFET製程製造,並運用Arm 3D網狀互連技術,讓資料數據更直接地傳輸至其他內核,達到延遲最小化,提高資料傳輸速率,滿足資料中心、邊緣運算和高階消費性電子產品應用的需求。
此外,兩公司還驗證一種3D可測試設計(Design-for-Test, DFT)方法,使用格芯的混合式晶圓對晶圓接合,每平方公厘多達100萬個3D連接,拓展12nm設計在未來的應用。
格芯發言人表示,3D可測試設計方法為屬於異質整合技術,該公司和Arm共同驗證了此一測試設計方法,使用混合式晶圓對晶圓接合,使得每平方公厘的3D連接數多達100萬個。用於3D IC的DFT架構實現了各種晶片的模組測試方法,其中具有嵌入式IP核心、基於穿透矽通孔的晶粒間互連和外部I/O可作為獨立的單元進行測試,進而可靈活優化的3D IC測試流程。DFT是一項能夠採用3D技術的重要測試設計方法,而3D DFT架構具備支持板級互連測試的特色;該公司的差異化F2F晶圓鍵合技術為工程設計人員提供了異構邏輯和邏輯/記憶體整合。
格芯發言人說明,3D晶圓架構具有減少線長的本質能力,是減輕下一代微型處理器設計中互連問題的最有潛力的解決方案之一;而3D技術和異質整合功能為新設計方法提供了低延遲、高頻寬的優勢。對於異質整合來說,雖然沒有其餘的技術層面挑戰,但針對規劃、執行和驗證2.5D和3D IC的設計工具、薄晶圓處理技術、熱管理和測試等,這些製程仍需要更好的解決方案。
由於目前異質整合生態系統成熟緩慢,主要的挑戰在於單位成本高昂、低產量和實行風險,業界正在努力降低製程成本並簡化整個產業合作。未來格芯會與所有主要EDA合作夥伴密切合作,將3D IC放置在庫中,然後使用晶圓對晶圓鍵合進行組裝,使複雜的晶圓設計和組裝成果更快且更低成本。
另一方面,繼整合型扇出(InFO)和CoWoS封裝技術後,台積電也於之前發表的「3D多晶片與系統整合晶片(SoIC)的整合」論文中,揭露了完整的3D整合技術。此項系統整合晶片解決方案將不同尺寸、製程技術,以及材料的已知良好裸晶直接堆疊在一起。
論文中提到,相較於傳統使用微凸塊(Micro-bumps)的3D積體電路解決方案,此一系統整合晶片的凸塊密度與速度高出數倍,同時大幅減少功耗。此外,系統整合晶片是前段製程整合解決方案,在封裝之前連結兩個或更多的裸晶;因此,系統整合晶片組能夠利用該公司的InFO或CoWoS的後端先進封裝技術來進一步整合其他晶片,打造一個強大的「3D×3D」系統級解決方案。
台積電全球營銷主管Godfrey Cheng於部落格上指出,該公司可透過先進的封裝技術,包括基於矽製程的中介層(Interposer)或扇出製程的小晶片(Chiplet)等方法,將記憶體及邏輯晶片核心緊密整合,未來還能夠將晶圓及晶圓堆疊,提供客戶更好的晶片密度及效能。
實現異質整合 EVG/Lam各有解方
除了晶圓代工、IC製造業者積極發展異質整合技術外,半導體設備商也不落人後。EVG亞太區業務總監Thorsten Matthias(圖2)表示,如今許多新元件因無法突破技術或成本上的關卡,想要從傳統元件微縮和從系統單晶片架構下手以提升效能,已不再是可行的選項。而隨著現今許多技術領先的製造廠藉由投入影像感測器製造及矽穿孔晶圓級封裝,在異質整合方面已累積數年與數百萬片晶圓製造的經驗,使得異質整合成為半導體製造的另一項利器。
圖2 EVG亞太區業務總監Thorsten Matthias表示,異質整合的各項優點與好處已廣受業界認可。
Matthias指出,異質整合的各項優點與好處多年來已廣受業界認可,包括降低設計與測試的複雜度、縮短上市時程及降低成本;異質整合也顛覆許多層面,包括設計、架構、製程技術及整個供應鏈和從晶圓委外到封裝測試(OSAT)產業生態系統。
然而,要實現異質整合也非是一蹴可幾,需要新技術、新電晶體架構和材料等,像是薄膜轉移(Layer...
成本/效能需求不同 異質整合走向分眾化
車聯網、5G等應用相繼興起,且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能。而隨著應用市場更加多元,每項產品的成本、性能和目標族群都不一樣,因此所需的異質整合技術也不全然相同,有的需要記憶體+邏輯晶片,而有的則需感測器+記憶體+邏輯晶片等,市場分眾化趨勢逐漸浮現。
工研院電子與光電系統研究所所長吳志毅表示,所謂的異質整合,廣義而言,就是將兩種不同的晶片,例如記憶體+邏輯晶片、光電+電子元件等,透過封裝、3D堆疊等技術整合在一起。簡而言之,將兩種不同製程、不同性質的晶片整合在一起,都可稱為是異質整合。
異質整合是目前半導體產業熱門議題,也有許多業者投入發展,進而市場上有著許多解決方案。對此,吳志毅說明,在異質整合發展上,各家廠商著重的市場和技術都不一樣,因而會衍生出許多種整合方式,例如有所謂的2.5D、3D或是採用封裝的方式。然而,不論是何種技術,其核心價值都是將兩種完全不同的晶片整合成一個,這便是異質整合的概念;換個例子來說,要將兩樣物品黏在一起,可以選擇膠水、膠帶或強力膠等,有很多種方式。異質整合便是同樣的道理,端看業者的市場和成本考量人選擇要用何種整合技術。
吳志毅補充,半導體技術著重的永遠都是Cost和效能。部分業者之所以會發展3D整合方案,主要原因是3D IC一定具有最好的效能,但相對的3D IC的成本也最高,因此適用於高端產品市場,例如AI晶面。至於原有的2.5D的整合技術,並非3D IC出來之後就沒有市場,2.5D IC的性能雖然不比3D IC,但相對的其成本也較低,適用於有著成本考量的企業或產品。換個方式譬喻,當7奈米製程出現後,不意味著所有產品都會轉成7奈米,像是14、16、28奈米,甚至是90奈米,都還有其市場,業者會依其應用市場、產品設計需求和成本,選擇所需的製程技術,而異質整合也是同樣,業者根據所需的產品性價比、效能以及市場選擇所需的整合技術,也因此,未來異質整合勢將會出現市場分眾化的趨勢。
吳志毅認為,這對於晶圓代工廠、或是晶片商等也是一個新的機會。現今半導體產業只剩三家業者(台積電、三星、英特爾)能繼續進行摩爾定律(製程微縮化),而其他業者如聯電、格芯是否就沒有其他發展空間?並非如此,異質整合便是一個新的機會。這些晶圓代工、IC設計或封裝業者不一定要發展更先進的製程,但是卻可以透過異質整合,將原本不同性質的晶片整合成體積小、高性能的晶片,實現更多創新應用。
工研院電光所所長吳志毅認為異質整合市場未來將走向分眾化。