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推進摩爾定律 半導體先進封裝領風騷

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞,過去製程微縮是達成每兩年同樣單位面積中,塞入兩倍電晶體最主要的手段,然而製程微縮在近年也碰到物理極限瓶頸的挑戰,如何持續透過技術的演進改善積體電路的效能,成為半導體產業最重要的任務,「先進封裝」成為最近幾年提升晶片效能的重要技術,相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合,但目的同樣都是為了提升電晶體的集積度,從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術,到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出,2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%,相較非先進封測技術產值CAGR約2.4%,與整體封測業產值成長率約5%,成長動能相對突出,且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展,未來幾年5G與AI將引領科技應用發展的腳步,而半導體晶片製程走到3~5奈米,終端產品也要微型化與高度整合的晶片協助,須使用晶圓級封裝(Wafer Level Package, WLP)技術,如2.5D/3D IC、扇出型封裝(Fan-out Package)等,因應用領域或晶片類型不同會採用不同的技術,工研院產科國際所產業分析師楊啟鑫表示,主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較,概念接近2.5D IC,且成本可低於TSV 3D IC,因而逐漸受市場青睞。而在市場需求部分,扇出型封裝晶片具備薄型化與低功耗之優勢,故在產品應用上以可攜式裝置為大宗,預計2021年將消耗363萬片12吋晶圓,相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量,已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用,擴大製程基板的使用面積是最重要的手段,以12吋(300mm)晶圓來看,其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%,突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術,投入面板級扇出型封裝若能建立足夠的良率,將可以大幅降低成本,所以面板級扇出型封裝成為封測大廠2020年的發展重點,楊啟鑫指出,面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型,各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低,缺點為若低良率發生時將導致晶片損壞;後晶片的優勢在於可以製作高階晶片,大型且具高密度接腳,缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態,楊啟鑫說明,日月光積極布局扇出型封裝技術,除了自行開發之外,也與英飛凌(Infineon)及DECA的M-Series技術合作及授權,其他系列技術還包括:eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外,全球記憶體封測第一大廠力成,近年積極發展邏輯IC封測,從中低階邏輯IC封測跨入高階面板級扇出型封裝技術,開發各種型態的扇出型封裝技術,符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...
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挑戰Mega柱體均勻度/RDL導孔最佳化 ECD製程異質整合多方並進

為解決包括覆晶晶片、扇入型和扇出型晶圓級封裝(WLP)等現有技術面臨的挑戰,業界已開發多種新興方案,例如高密度扇出型(HDFO)WLP、矽穿孔(TSV)和矽中介層,以及相機影像感測器(CIS)所用的TSV。新的扇出型晶圓級封裝(FOWLP)技術會利用Mega柱體(Megapillar)、細線重新布線層(RDL)、堆疊式RDL或導孔RDL和微凸塊(Microbump)等特徵,為要電鍍這些特徵,需要製程、電鍍化學以及製造設備的全面創新。例如科技廠商科林研發(Lam Research)的SABRE 3D電鍍設備,即是整合這些創新技術的平台,旨在解決與特徵內(Within-feature, WiF)均勻度、共面性、缺陷、可靠度和生產量的相關問題。 Mega柱體電鍍製程迎三大挑戰 Mega柱體是高度為50µm至200µm以上的大直徑銅柱,通常用來連接FOWLP應用中的晶片。像這樣的大型結構需要較長時間進行電鍍。但是要在高溫浴中耗費更長的時間,就需要高完整性的密封,而Lam Research透過SABRE 3D的HDFO唇型油封(Lip Seal)滿足此一需求。 Mega柱體的電鍍製程須在控制柱體形狀的同時克服高電鍍速率,以及晶粒內(WiD)不均勻度的挑戰。以下將說明SABER 3D平台中能解決此問題的重要技術。 TurboCel高特徵內對流克服金屬離子傳遞限制 依照邏輯,增加電鍍電流,應該可以提高大型結構(如Mega柱體)的沉積速率。然而在質量傳遞(Mass Transport)限制條件下,Mega柱體容易變成不符需求的圓頂形狀。因此,大多數設備都包括某種形式的攪拌器或機械槳葉,以增加特徵內(Intra-feature)對流,來克服金屬離子傳遞的限制,並同時改善電鍍速率和柱型狀況。SABRE 3D使用一種稱為TurboCell的創新技術,實現高且均勻的特徵內流動(圖1)。 圖1 TurboCell裝置(左);兩個入口速度對四個不同特徵(右)產生的效應,特徵的深寬比從1:1到非常高的深寬比(HAR) TurboCell技術可在晶圓下方保持非常狹窄的通道,根據製程將其精確控制在1mm至5mm範圍內,並注入極高流量的電鍍液。這種橫向流動的電鍍液可在基板的鍍面上產生剪切力,而晶圓會在該剪切區內旋轉,以維持嚴格的均勻度控制。TurboCell的成功取決於實現極高的特徵內對流的能力,使金屬離子能夠深入特徵內部,達到比競爭技術高出50~100%的沉積率。 SAC/SamrtDose技術實現大量製造 要在大量製造(HVM)的環境中維持此效能還需要其他的技術。其中第一個是分隔的陽極腔(SAC)。SAC採用離子滲透膜來抑制電解質中某些成分的直接對流傳遞。例如,它可以分離有機添加劑,並允許離子傳遞。透過把陽極與添加劑隔離,SAC系統可把化學品的消耗降至最低,並防止某些會影響良率的缺陷。 另一個實現大量製造的促成技術是SmartDose系統,它主要包含以Lam Research軟體和控制系統為基礎的線上化學品監測和供給。這使SABRE 3D能夠預測電鍍條件以及需求,例如一段時間之後所需的添加劑數量,並有助於把電鍍過程保持在低缺陷範圍內(圖2)。 圖2 利用SmartDose維持穩定的電鍍化學品供給,並把陽極與添加劑和製程副產品隔離,是實現大量製造的關鍵因素 三管齊下減少不均勻度 與傳統的銅柱晶粒設計相比,Mega柱體晶粒的有效區域密度變異更大。這為電鍍帶來挑戰,因為此布局會造成非常不均勻的電流分布。另一項稱為Durendal的創新技術可克服這個挑戰。Durendal是Lam Research設備的電氧化製程。與平面化類似,該製程可同時修正Mega柱體的形狀(從圓頂形修正為平坦狀),同時產生均勻的Mega柱體厚度分布。Durendal技術還適用於其他應用,例如銅柱和微柱(Micro-pillar)(圖3)。 圖3 Durendal技術還適用於其他應用,例如銅柱和微柱 減少不均勻度的第三種方法是透過電鍍液的設計。雖然以前的電鍍液可用來全面地處理多種應用,但現在出現了鎖定特定應用領域的化學方法。循環伏安法(Cyclic Voltammetry)和其他電化學特徵化技術正用於設計具有電導率和極化特性的電解質,以為TurboCell技術提供最佳的共面性。 最後,Lam Research基於軟體的預測性晶粒建模可用來模擬特定晶粒布局的共面性。它把電鍍條件納入考慮,包括一次、二次和三次電流分布,以預測凸塊高度分布。經過測試的模擬誤差低於1.5%,證明該軟體具備足夠的穩定性,可推動新的布局設計,以把共面性問題降至最低。 TurboCell實踐薄晶種電鍍 銅底切(Undercut)是電鍍細線RDL(重新布線層)的關鍵挑戰。由銅晶種(Seed)蝕刻製程所造成,該製程會腐蝕RDL線的底部(圖4),同時也給微柱帶來問題。由於大多數一般的RDL會使用約1,000-2,000埃 圖4 鍍條件與晶粒工程技術的結合,有助於克服底切問題 的銅晶種,因此利用標準蝕刻製程極具挑戰性。儘管市場上在新材料方面出現了一些進展,但Lam Research提供的解決方案聚焦於提供薄晶種(<600A)電鍍能力、TurboCell、晶粒工程以及替代的整合方法。實現薄晶種能力的主要挑戰是終端效應(Terminal Effect),這主要是指當晶種的電阻起主導作用時,會使晶圓中心相對於邊緣的電流分布有明顯變異,進而造成邊緣鍍層變厚。TurboCell裝置實現了薄晶種電鍍,這已在細線RDL應用中得到證明,可達到小於2%的晶圓內(WiW)均勻度測量值。 三條件整合達成BKM 傳統的RDL有正常或標稱的深寬比(1:1),而細線RDL有較高的深寬比(4:1)和更精細的特徵。較高的深寬比特徵通常更難潤濕,因此可能會在電鍍後造成缺失金屬的缺陷。另一個挑戰是,光阻比一般的RDL圖案更脆弱,而且在電鍍之前甚至電鍍過程中很容易損壞。 SABRE 3D整合了另一項稱為先進預處理(APT)製程模組的創新技術,該模組利用柔和的噴霧,可在電鍍之前以多種液體在真空中進行潤濕製程。此製程已取得專利,能生成均勻、且無缺陷的1.5×1.5µm細線。然而由於矽、聚醯亞胺(PI)和銅之間的熱膨脹係數(CTE)不匹配,因此細線RDL還有其他的機械可靠性問題。CTE不匹配會導致在隨後的熱處理過程中破裂或剝離(Delamination)。 Lam Research聚焦於晶粒工程來解決這個問題。傳統的銅鑲嵌製程對電遷移(EM)的挑戰已透過晶粒工程和各種銅化學配方解決。Lam Research還與客戶合作,透過使用蝕刻製程和晶粒工程技術,把10×10µm RDL的底切和線消耗降至最低。 針對細線RDL,Lam Research一直在最佳化ECD裝置和電鍍化學品,以影響晶粒尺寸和分布以及沉積雜質的數量。雖然這是一種有用的方法,但Lam Research正在考慮使用奈米雙晶銅(nt-Cu)作為替代方案。 採用nt-Cu是一項具吸引力的方案,因為它有高強度、良好的導電性和較高的銅原子擴散率。這些特性使nt-Cu成為銅-銅直接鍵合的促成因素,也是異質整合的重要鍵合方法。它還開啟了另一個機會,可與Durendal製程結合使用。Durendal可以產出具有高度平滑表面的平面晶粒,而nt-Cu可用來創建高度紋理化的奈米雙晶(Nano-twinned)結構。 電沉積nt-Cu薄膜需要適當地組合化學配方和波形最佳化,以及TurboCell條件(圖5)。Lam Research已展示了此三個條件的整合,以為細線RDL、微柱以及標準柱體實現具再現性、強韌的已知最佳方法(BKM)。 圖5 利用TurboCell最佳化、波形調變、以及開發特殊的化學品,科林研發已為沉積nt-Cu建立了最佳的製程範圍 堆疊式RDL管理鍍液抗老化 堆疊式RDL應用很容易受到導孔電鍍的挑戰,亦即未填充和空隙(圖6)。導孔的未填充會導致形狀變異,並把問題向下帶到微影步驟,因為景深(DoF)限制,而使微影出現聚焦的困難。就電鍍機制而言,小導孔比大導孔更容易填充,而未填充問題通常是低深寬比(LAR)的導孔填充。對於較小的導孔,較容易在特徵的底部角落提供加速生長,而獲得良好的超級填充條件。但若導孔較大,沉積物開始堆積的角落距離較遠,因此頂部中心容易出現填充不完全的現象。 圖6 堆疊式RDL的主要電鍍挑戰與導孔的未填充以及空隙形成有關 Lam...
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蔡司推出全新高解析3D X-ray成像解決方案

蔡司發表高解析度3D X光(X-ray)成像解決方案新品,支援2.5/3D及扇出型晶圓級封裝(Fan-Out Wafer Level Package, FOWLP)等各種先進半導體封裝的失效分析(FA)。蔡司新推出的系統包含分別支援次微米與奈米級封裝失效分析的「Xradia 600 Versa系列」、「Xradia 800 Ultra X-ray顯微鏡(XRM)」及新款「Xradia Context microCT」。隨著新產品的推出,蔡司既有的產品系列也更加完整,能為半導體產業提供陣容最完備的3D X-ray成像技術。 蔡司製程控制解決方案(PCS)暨蔡司半導體(Carl Zeiss SMT)總裁Raj Jammy表示,170年來,蔡司持續拓展科學研究並開發先進的成像技術,以促成嶄新的工業應用與技術創新。現今半導體產業的封裝與元件體積持續縮小,因此新的成像解決方案必須迅速辨識出失效的元件區域以達到更高的封裝良率。 隨著半導體產業逐漸逼近CMOS微小化的極限,半導體封裝必須協助彌補效能上的落差。為持續生產體積不斷縮小且速度更快的元件,並滿足更低功耗的需求,半導體業界透過3D晶片堆疊及其他新穎的封裝規格,發展出創新的封裝方法。然而,這也衍生出日趨複雜的封裝架構、新的製程挑戰以及日漸升高的封裝失效風險。此外,由於失效的位置通常深藏在複雜的3D結構內部,傳統的視覺化失效定位方法已逐漸失去效益,因此新的檢測方式必須能有效辨識並判定這些先進封裝失效的原因。 為因應這些需求,蔡司開發出全新的3D X-ray成像解決方案,能針對埋藏在完整的先進封裝3D架構中的電路板與其缺陷,呈現次微米與奈米級的3D影像。此解決方案是透過旋轉樣本,以不同的角度拍攝一連串2D X-ray平面影像,再運用精密的數學模型與演算法建構出3D立體圖像。3D立體圖可從任何角度切分成數量無上限的虛擬橫切面視圖,在進行物理失效分析(PFA)之前提供失效位置的寶貴資訊。蔡司所提供的次微米與奈米級結合的XRM解決方案能提供獨特的FA工作流程並大幅提高其成功率。此外,蔡司新推出的Xradia Context microCT運用投影式幾何放大倍率(Geometric magnification),在大視野下提供高對比與高解析度的顯像能力,而且能升級至Xradia Versa。
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2023年高分子材料市場規模達13億美元

根據市場研究和戰略諮詢公司Yole Développement(Yole)研究,未來五年高分子材料市場營收將大幅成長。在進一步小型化和更高功能的推動下,AI、5G和AR/VR等大趨勢應用正在創造巨大的商機。因此,這些大趨勢直接促進了先進封裝產業的發展,年複合成長率(CAGR)達7%,並且市場規模在2023年達到390億美元。包括高密度FOWLP、3D堆疊TSV記憶體、WLCSP和覆晶封裝等。 創新的先進封裝平台已經達到了一個新的複雜程度,現在需要更高的整合度要求,這些標準將大幅影響對具有新技術規格的先進材料日益成長的需求,以實現更好的性能。關於材料,Yole表示,高分子材料已經在一些先進的封裝製程中大量製造應用。目前包括:RDL、bump/UBM、TSV和組件層級。 Yole指出封裝廠可以使用的各種高分子材料如:PI、PBO、BCB、環氧樹脂、矽氧烷和丙烯酸,這些都是由它們的恆定介電、固化溫度、應力等決定的。高分子材料具有優異的電氣、化學和機械特性;它們可以提供比任何其他類型材料更好的性能。 高分子材料市場在2018年營收超過7億美元。預計到2023年將成長到約13億美元的水準,年平均複合成長率為12%。市場是由介電材料部門推動的,在其報告中分析了Yole的團隊。高分子材料的成長將主要得到對更複雜元件的介電材料膨脹的支持,隨後廣泛導入高分子臨時鍵合材料。後者將透過在DRAM記憶體應用中提升3D堆疊TSV來加速。  
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Brewer Science新材料滿足RDL優先扇出型封裝

Brewer Science近日推出BrewerBOND臨時鍵合材料系列的最新成員,以及其新的BrewerBUILD薄式旋裝封裝材料產品線的首款產品。BrewerBUILD提供業界首創的解決方案,以解決製造商不斷變化的晶圓級封裝挑戰。 BrewerBOND T1100和BrewerBOND C1300系列相結合,創造了Brewer Science首個完整的雙層系統,用於臨時鍵合和解鍵合產品晶圓。新系統是為電源、儲存器和晶片優先的散出設備開發的。所有這些設備都對溫度、功率和性能有嚴格的要求。該系統可與機械或雷射剝離方法一起使用。 BrewerBUILD材料是專門為了重分布層(RDL)優先的扇出型晶圓級封裝(FOWLP)而研發出來的。該單層材料的開發旨在滿足晶片製造商的需求,這些晶片製造商希望從晶片優先的FOWLP轉變為2.5D/3D封裝技術,不過單層材料與晶圓和面板層級的臨時鍵合/解鍵合工藝相容。 Brewer Science高級封裝業務部執行長Kim Arnold表示,隨著行業需求的進展,Brewer Science繼續推進我們材料產品的最新技術水準。並且,通過與客戶的密切合作,該公司正在向前推動技術的研發,利用研發智慧創造獨特解決方案,旨在滿足客戶的需求。
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