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推進摩爾定律 半導體先進封裝領風騷

半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞,過去製程微縮是達成每兩年同樣單位面積中,塞入兩倍電晶體最主要的手段,然而製程微縮在近年也碰到物理極限瓶頸的挑戰,如何持續透過技術的演進改善積體電路的效能,成為半導體產業最重要的任務,「先進封裝」成為最近幾年提升晶片效能的重要技術,相關技術受市場重視程度也水漲船高。 半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合,但目的同樣都是為了提升電晶體的集積度,從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術,到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。 先進封裝成長動能強勁 先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出,2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%,相較非先進封測技術產值CAGR約2.4%,與整體封測業產值成長率約5%,成長動能相對突出,且2024年先進封測產值與其他產值比重將進一步縮小。 隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展,未來幾年5G與AI將引領科技應用發展的腳步,而半導體晶片製程走到3~5奈米,終端產品也要微型化與高度整合的晶片協助,須使用晶圓級封裝(Wafer Level Package, WLP)技術,如2.5D/3D IC、扇出型封裝(Fan-out Package)等,因應用領域或晶片類型不同會採用不同的技術,工研院產科國際所產業分析師楊啟鑫表示,主要目的就是提升效能與降低成本。 扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較,概念接近2.5D IC,且成本可低於TSV 3D IC,因而逐漸受市場青睞。而在市場需求部分,扇出型封裝晶片具備薄型化與低功耗之優勢,故在產品應用上以可攜式裝置為大宗,預計2021年將消耗363萬片12吋晶圓,相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量,已大幅成長約11倍。 而扇出型封裝若要能持續降低製作成本以增加應用,擴大製程基板的使用面積是最重要的手段,以12吋(300mm)晶圓來看,其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%,突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術,投入面板級扇出型封裝若能建立足夠的良率,將可以大幅降低成本,所以面板級扇出型封裝成為封測大廠2020年的發展重點,楊啟鑫指出,面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型,各廠也有自己的發展重點。 面板級扇出型封裝成兵家必爭之地 先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低,缺點為若低良率發生時將導致晶片損壞;後晶片的優勢在於可以製作高階晶片,大型且具高密度接腳,缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態,楊啟鑫說明,日月光積極布局扇出型封裝技術,除了自行開發之外,也與英飛凌(Infineon)及DECA的M-Series技術合作及授權,其他系列技術還包括:eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。 另外,全球記憶體封測第一大廠力成,近年積極發展邏輯IC封測,從中低階邏輯IC封測跨入高階面板級扇出型封裝技術,開發各種型態的扇出型封裝技術,符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...
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台積電發表4、3奈米製程進展/3DFabric方案

日前台積公司首度舉辦線上技術論壇及開放創新平台(Open Innovation Platform, OIP)生態系統論壇,會中展示先進邏輯技術、特殊技術、三維積體電路(3DIC)系統整合解決方案、以及其設計實現生態系統的最新發展。新冠肺炎疫情期間,台積公司採用線上論壇,與客戶及生態系統夥伴們維持連繫,共計超過 5,000位註冊參與者。 日前台積公司首度舉辦線上技術論壇及開放創新平台生態系統論壇 圖片來源:台積電 台積公司總裁魏哲家表示,全球社會面臨嚴峻考驗的時刻,人們仰賴科技來彼此溝通、互相打氣,客戶的創新設計讓整個世界變得更加智慧化、更具連結性,台積公司致力於以最先進的邏輯技術、連結實體與數位世界的特殊製程組合、先進封裝技術、以及完備 的系統整合解決方案來協助客戶釋放創新。 論壇焦點包括: N5技術今年已進入量產,隨著產能持續拉升,良率提升的速度亦較前一世代快速。相較於前一世代的N7技術,N5速度增快15%、功耗降低30%、邏輯密度增加達80%。奠基於N5技術,台積公司預計於2021年量產加強版的N5P製程,速度可再增快 5%,功耗再降低10%。 此外,台積公司揭示了5奈米家族的最新成員——N4製程,N4進一步提升效能、功耗、以及密度來滿足多樣化產品的需求,除了減少光罩層來簡化製程,N4可借助5奈米的設計生態系統,順利從N5升級,並預計於2021年第四季開始試產,2022年進入量產。 展望下一世代技術,台積公司N3製程開發進度符合預期,將成為全球先進的邏輯技術。相較於N5技術,N3速度增快15%,功耗降低達30%,邏輯密度增加達70%。隨著半導體架構的創新,台積公司從5奈米往前推進了一個世代的製程。 此外,N12e製程已進入試產階段,能夠提供強大的運算效能與優異的功耗效 率,支援人工智慧邊緣運算應用。N12e將台積公司的FinFET電晶體技術導入邊緣裝置,藉由強化的超低漏電裝置與靜態隨機存取記憶體。相較於前一世代的22ULL技術,N12e的邏輯密度增加超過1.75倍,效能提升約1.5倍,功耗減少一半。做為12FFC+製程的加強版,N12e合應用於支援人工智慧的物聯網裝置,提供強大的功能執行力,例如,理解自然語言或影像分類,同時提升功耗效率。N12e也能夠支援用電池供電的強大人工智慧物聯網裝置。 台積公司亦推出3DFabric,整合三維積體電路系統解決方案,透過穩固的晶片互連打造出良好的系統。藉由不同的選項進行前段晶片堆疊與後段封裝,3DFabric協助客戶將多個邏輯晶片連結在一起,並串聯高頻寬記憶體(HBM),或異質小晶片,例如類比、輸入/輸出、以及射頻模組。3DFabric能夠結合後段3D與前段3D技術的解決方案,提供系統整合中的乘數效應。同時,3DFabric能與電晶體微縮互補,持續提升系統效能與功能性,縮小尺寸外觀,並且加快 產品上市時程。3DFabric包含台積公司的系統整合晶片(TSMC-SoICTM)技術、CoWoS技術、以及整合型扇出(InFO)技術。
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專訪K&S資深副總裁張贊彬 小間距封裝設備搞定先進製程

K&S為半導體封裝和電子裝配解決方案廠商,為市場提供包括線焊、先進封裝、光刻、電子裝配等解決方案。該公司參與2019年Semicon Taiwan,展出為工業4.0時代開發的GEN-S系列球焊機RAPID MEM自動焊線機。K&S資深副總裁張贊彬指出,該焊線機亦符合RoHS標準,其即時監控與診斷的製程能力在封裝過程中兼顧高品質和高效率,確保半導體元件的性能與可靠性。 AI、5G、物聯網(IoT)、自駕車等熱門議題將持續推動半導體產品的效能需求,K&S的一系列封裝解決方案將提供不同製程的封裝應用,張贊彬解釋,APAMA貼裝機提供更高精度、更小間距的高產能解決方案,尤其是未來幾年半導體業主要發展的3D IC與異質整合製程。適合使用在全自動的晶片-基板(C2S)和晶片-晶圓(C2W)熱壓焊接,高密度扇出晶圓級封裝(HD FOWLP)以及高精度倒裝(HA FC)等技術。 該款雙頭熱壓黏晶機,目標在帶來高產能的生產製程需求在晶片黏著和在中介層(Interposer)上進行晶片堆疊。C2S適用於記憶體晶片堆疊在基板上的應用,例如混合記憶體立方(HMC);而C2W則適用於記憶體晶片堆疊中介層上的應用,例如高頻寬記憶體(HBM)。K&S憑藉APAMA晶片對基板設備平台的設計,進一步涵蓋了能與回流焊聯合使用的新型高精度覆晶封裝(HAFC)貼片功能。 除此之外,K&S還展示其工業4.0互連軟體解決方案KNet PLUS和Auto OLP 2019(Auto Offline Programming)。透過對機台性能的管理,有效提高封裝品質和產能。 K&S資深副總裁張贊彬指出,APAMA貼裝機提供更高精度、更小間距的高產能解決方案,尤其符合3D IC與異質整合製程趨勢。  
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