摩爾定律
推進摩爾定律 半導體先進封裝領風騷
半導體效能的提升與「摩爾定律」多年來幾乎成為同義詞,過去製程微縮是達成每兩年同樣單位面積中,塞入兩倍電晶體最主要的手段,然而製程微縮在近年也碰到物理極限瓶頸的挑戰,如何持續透過技術的演進改善積體電路的效能,成為半導體產業最重要的任務,「先進封裝」成為最近幾年提升晶片效能的重要技術,相關技術受市場重視程度也水漲船高。
半導體線寬/線徑的微縮遭遇技術挑戰,晶片或裸晶的整合成為推升半導體效能的另外一個手段,立體堆疊與異質整合(Heterogeneous Integration)則是封測技術發展的核心要項。透過封裝技術整合晶片與製程微縮是不同層面的積體電路整合,但目的同樣都是為了提升電晶體的集積度,從早期的系統級封裝(System in Package, SiP)到晶圓級封裝、3D堆疊等同質整合(Homogeneous Integration)技術,到近期代表性的異質整合概念小晶片(Chiplet)設計帶動的封裝發展都具有高度潛力。
先進封裝成長動能強勁
先進封裝包含覆晶封裝、晶圓級扇入扇出型封裝及內埋式封裝等。根據產業研究機構Yole D'eveloppement研究指出,2018~2024年先進封測產值之年複合成長率(CAGR)高達8.2%,相較非先進封測技術產值CAGR約2.4%,與整體封測業產值成長率約5%,成長動能相對突出,且2024年先進封測產值與其他產值比重將進一步縮小。
隨著電子終端產品朝向低價格、多功能、高效能、高整合度發展,未來幾年5G與AI將引領科技應用發展的腳步,而半導體晶片製程走到3~5奈米,終端產品也要微型化與高度整合的晶片協助,須使用晶圓級封裝(Wafer Level Package, WLP)技術,如2.5D/3D IC、扇出型封裝(Fan-out Package)等,因應用領域或晶片類型不同會採用不同的技術,工研院產科國際所產業分析師楊啟鑫表示,主要目的就是提升效能與降低成本。
扇出型晶圓級封裝(Fan-out Wafer Level Packaging, FOWLP)技術與採用TSV的正統3D IC相較,概念接近2.5D IC,且成本可低於TSV 3D IC,因而逐漸受市場青睞。而在市場需求部分,扇出型封裝晶片具備薄型化與低功耗之優勢,故在產品應用上以可攜式裝置為大宗,預計2021年將消耗363萬片12吋晶圓,相較於2014年台積電推出InFO封裝時之33萬片12吋晶圓消耗量,已大幅成長約11倍。
而扇出型封裝若要能持續降低製作成本以增加應用,擴大製程基板的使用面積是最重要的手段,以12吋(300mm)晶圓來看,其可使用面積僅約為3.5代(620mm×750mm)玻璃基板的15%,突顯玻璃基板在面積上的優勢。相較於晶圓級扇出型封裝技術,投入面板級扇出型封裝若能建立足夠的良率,將可以大幅降低成本,所以面板級扇出型封裝成為封測大廠2020年的發展重點,楊啟鑫指出,面板級扇出型封裝分為先晶片(Chip First)與後晶片(Chip Last)技術類型,各廠也有自己的發展重點。
面板級扇出型封裝成兵家必爭之地
先晶片技術的優勢在於不需凸塊(Bumping)製程成本較低,缺點為若低良率發生時將導致晶片損壞;後晶片的優勢在於可以製作高階晶片,大型且具高密度接腳,缺點為需花費凸塊製程費用導致成本較高。關於主要封裝廠的動態,楊啟鑫說明,日月光積極布局扇出型封裝技術,除了自行開發之外,也與英飛凌(Infineon)及DECA的M-Series技術合作及授權,其他系列技術還包括:eWLB、FOCoS、FOPoP、FOSIP、HD FOCoS、Panel FO等。
另外,全球記憶體封測第一大廠力成,近年積極發展邏輯IC封測,從中低階邏輯IC封測跨入高階面板級扇出型封裝技術,開發各種型態的扇出型封裝技術,符合不同IC的應用需求(圖1)。在低成本部分有不需凸塊的Bump...
效能追求無止境 FPGA轉向Chiplet/矽光子
隨著線路微縮的難度不斷增加,採用最先進製程的資金門檻也變得越來越高,而且未必能帶來晶片尺寸縮小,量產成本下降的經濟利益。事實上,在人工智慧(AI)風起雲湧,運算效能需求逐年倍增的情況下,為了滿足使用者需求,許多高效能處理器的晶片尺寸都變得越來越大,並開始對生產良率造成嚴重影響。這使得業界開始思考其他替代方案,例如近年非常熱門的異質整合跟Chiplet設計,就是因此應運而生。
賽靈思晶片技術副總裁吳欣(圖1)表示,摩爾定律(Moore’s Law)在技術跟經濟層面,正面臨巨大的挑戰。就技術層面而言,隨著線寬越來越細,電晶體本身占用的面積也要隨之縮小,因此其結構設計已經從平面轉為立體,也就是大家所熟知的鰭式場效電晶體(FinFET)。從16奈米製程節點開始,晶圓代工廠如台積電已經開始改採FinFET結構;預計到3奈米時,電晶體結構還會面臨一次重大轉變,改採環繞式閘極(Gate All Around, GAA)結構。
圖1 賽靈思晶片技術副總裁吳欣認為,摩爾定律雖正面臨技術與經濟的雙重挑戰,但仍會緩步向前推進。
而在曝光技術方面,193奈米浸潤式曝光技術已經走到尾聲,接下來將由極紫外光(EUV)曝光技術接受。根據晶圓代工業者的技術發展路線圖,5奈米跟3奈米製程都將改用EUV,目前已經量產的7奈米製程,日後也可能改用EUV機台來曝光。
但對線路微縮來說,目前最棘手的挑戰還是在後段線路製程,主要是金屬互連。由於線路的寬度跟阻抗值成反比,線路越細,阻抗越大,因此金屬互連的微縮是非常困難的工程挑戰,如果沒有改善的對策,金屬互連可能會成為製程微縮的最大限制。
也正因為線路微縮的道路上存在重重險阻,為了達成目標,晶圓代工廠跟晶片設計團隊深度合作,同步在製程技術、設計與晶片架構上進行最佳化,是必然的結果。以賽靈思為例,因為跟台積電保持密切合作,因此在同一個製程節點上,雙方花了超過半年時間不斷進行設計迭代,取得了相當亮眼的成果。如果拿16奈米製程做為參考基準,第一個10奈米設計的晶片面積只比16奈米縮小了30%,但半年多之後,已經縮小了53%。
然而,若把經濟因素納入考量,只依賴線路微縮,將無法滿足客戶對下一代產品的效能要求。因為人工智慧等應用需要極高的運算能力及大量記憶體,如果要將所有功能整合在單一晶片上,將使晶片面積暴增,量產良率跟著急遽下滑。
因此,賽靈思多年前就開始跟台積電合作,利用先進封裝技術所提供的高速互連能力,一方面將FPGA分割成多顆Chiplet,以提高生產良率,另一方面也藉此技術將FPGA與高頻寬記憶體(HBM)整合,讓FPGA可以更快速地存取儲存在HBM上的資料,提升整體運算效能。事實上,目前業界容量最大的FPGA--Xilinx VU-19P,就是基於Chiplet的設計概念,用4枚基於16奈米製程的Chiplet組合成整顆FPGA,提供使用者高達900萬個邏輯單元的容量,而不是用最先進製程來生產。
不過,吳欣也提醒,並不是所有電路都適合套用這種設計概念,因此設計人員應該先審慎評估自己的電路設計,再決定是否採用Chiplet。此外,對所有半導體產業的工程師來說,功率密度還是一個必須小心應對的議題。不管是Chiplet或線路微縮,追求的目標都是縮小晶片面積,但晶片面積越小,功率密度就越高,散熱問題也越需要從系統層級著手處理。
面對功率高牆 SERDES轉向矽光子
接續功率議題,賽靈思有線/無線事業群工程副總裁張琨永指出,基於傳統電子訊號的高速串列/解串列(SERDES)通訊技術,將在112Gbit/s世代畫上休止符,如果要繼續將頻寬往上推,勢必得轉向矽光子。因為若繼續採用現有的SERDES技術實現下一代收發器,光是通訊所消耗的電力便將超過200W,這是一個大到無法接受的數字。
張琨永解釋,每一款晶片都受到功率預算的限制。在功率預算內,晶片必須做完所有事情,例如通訊、運算、讀寫記憶體等。若僅通訊就要占用200W功率預算,晶片的其他功能恐怕都沒辦法運作了(圖2)。
圖2 受限於功率預算,未來晶片對外的通訊頻寬若要進一步提升,必然得朝矽光子技術發展。
此外,隨著訊號速度越快,訊號衰減的問題也會變得越棘手。基於銅導線的傳統SERDES,已經很難把10Gbit/s的訊號傳送到10公尺外,如果速度再往上加,傳輸距離只會更短,這對許多應用來說,也是無法接受的。
綜合功耗、頻寬、傳輸距離等因素,未來高效能運算所使用的晶片,在通訊方面轉向矽光子收發器,已經是不得不然的選擇,賽靈思也已經投入相關技術研發多年。
矽光子通訊最大的優勢在於可以實現長達兩公里的傳輸距離,同時減少晶片互聯的功耗,把功耗預算留給運算任務,而且延遲(Latency)也比基於電氣訊號的傳統互聯來得低,這點對於高效能運算非常關鍵。此外,矽光子具有跟FPGA主晶片整合在同一個封裝內的可能性,可以進一步提高FPGA的通訊頻寬,並縮小尺寸、進一步降低功耗。
賽靈思早在2016年就開始與愛美科(imec)、Samtec合作,藉由在FPGA晶片外的光通訊晶片實現50Gbit/s的矽光子通訊連線。目前賽靈思正試圖將矽光子收發器與FPGA整合在同一個封裝內,也已經有初步成果。未來光纖將可以直接拉到FPGA上,而不是FPGA外的收發器(圖3)。
圖3 導入矽光子之後,未來FPGA晶片將直接透過光纜進行外部通訊。
如圖3所示,矽光子晶片跟FPGA的異質整合,還可以進一步細分成三種,其中兩種屬於On Package/Pluggable,第三種則是In Package/Unpluggable。目前賽靈思的技術進展是實現On Package,並藉由在封裝上預留連接器,讓外部光纖可以直接連線到FPGA上。這種設計有個好處,就是使用者可以更換光纖,如果做成In Package,則光纖介質會直接拉進封裝體內,光纖將無法更換。但這種設計會帶來更低的功耗與更小巧的外觀尺寸,而且整合度更高,只需要搭配外部雷射元件就能實現矽光子通訊。
這會是一個很重要的設計抉擇,因為在實際應用上,系統需要使用的光纖長度不一,如果光纖是封裝的一部分,更換難度會大幅提升,應用上的彈性也會受到限制。如果採取可插拔式設計,對使用者來說是比較方便的。
此外,賽靈思在設計矽光子通訊時,還必須考慮到很多真實世界的問題。例如資料中心、超級電腦這類系統,除非是在維修狀態,否則基本上是不會停機的,這意味著系統上搭載的晶片會持續發熱,光纜材料能否長時間耐受高溫而不劣化,會是一個大問題。此外,如果要更換光纜,FPGA封裝上一定要有對應的光纜插座,這種插座要如何設計才能做到可靠耐用?這些都是賽靈思目前還在努力克服的挑戰。
張琨永總結說,目前矽光子技術的發展,還有四大挑戰需要克服。首先是生態系統的建立,包含電子晶片的設計製造、光通晶片的設計製造、封裝、如何外掛光纖、雷射光源,乃至所有異質整合都需要的KGD測試等,這些配套都要到位。
其次是可靠度問題。光通訊所使用的元件,例如光纖、光纖連接器、雷射光源等,可靠度都比矽晶片來得低。
第三是能源效率,矽光子的能源效率一定要比傳統基於電氣訊號的互聯技術高出非常多,才值得導入。
最後則是成本問題,目前矽光子所使用光通訊元件還沒有規模經濟效益,因此成本還是偏高。但如果相關元件進入大量生產階段,成本問題將有機會獲得解決。
默克:摩爾定律已結束 先進封裝愈趨重要
歡慶默克(Merck)350年周年慶,日前該公司於萬豪酒店舉辦記者會及技術論壇,深入探討半導體產業發展趨勢。與會中,默克台灣區董事長謝志宏表示,以經濟的角度來看,摩爾定律已走入歷史。受限於物理極限,電晶體微縮的製程技術發展日益困難,晶圓廠的建置成本也隨著大幅提升,持續進行5奈米、3奈米的開發可能已不是最佳選擇,反而從先進封裝著手研發來因應龐大市場需求,才是驅動產業發展的關鍵所在。
物聯網時代已經來臨,無論是3C電子通訊、智慧家庭、智慧電網、醫療、智慧汽車等應用,皆須具備互聯互通的本事。舉例來說,賓士2013年首次打造安全感測器系統;隨即在2017年將安全感測系統構建在E-Class車系,其中已內建23顆感測器。預計未來自駕車將有超過50顆晶片處理器,這將是極具潛力的藍海市場。
而面對這樣龐大的市場商機,半導體產業是否還須要跟隨摩爾定律的腳步前進呢?默克半導體事業處處長林柏延認為,製程的選擇應該由選定的應用產品類型來做區分。過去摩爾定律透過微影技術縮小晶片尺寸並提升功能,主要是為了滿足電腦與手機應用市場需求;而物聯網涵蓋的應用領域多元,這些應用是否皆須更輕薄短小的微型化設計還有待商確;畢竟製程微縮所須要的成本代價非常昂貴。
以技術層面來看,林柏延指出,大部分5奈米與3奈米所使用的材料都差不多,因此有些廠商會從不同的光罩、製程,甚至是封裝技術來改善晶片效能,提升系統的整合度。可看到目前業界正積極嘗試不同封裝技術,強化產品性能並縮小產品尺寸,例如採用3D堆疊的方式。
看好先進封裝的商機,2017年默克在台灣高雄創立默克亞洲第一座積體電路(IC)材料應用研究與開發中心,聚焦於先進材料與後段封裝技術研發,期能近距離與客戶合作研發並及時提供解決方案。謝志宏強調,此研究中心為默克德國總部以外,首座海外研究中心,此舉也展現默克對台灣重視度與期待。