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團結力量大 Chiplets滿足高效低成本設計

AI、自動駕駛、5G等新興應用且皆須使用高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。然而,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能,Chiplets便趁勢崛起,成為半導體產業熱門話題。 益華(Cadence)產品市場總監孫自君表示,人工智慧(AI)與5G快速興起,相關應用陸續浮現,成為推動半導體產業未來成長的重要動力。這些應用皆需採用高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。不過,製程微縮技術變得愈來愈困難,例如為了因應各式AI應用,晶片需更高的運算效能,這使得處理器核心數量、所搭配的記憶體容量、I/O數目都急速增加,要整合的元件數量越來越多,即便是使用先進製程,要將晶片尺寸更進一步縮小仍是十分吃力。 益華產品市場總監孫自君。 孫自君進一步說明,即便成功小型化之後,仍還有許多要素須考量,例如功耗、散熱等。小型化意味著將各種元件整合在一起,進行運算時所產生的熱能要如何有效的散熱是一大關鍵,因為熱會影響元件電性能力;另外,要達到更好的運算效率,也意味著功率損耗愈多。換言之,晶片小型化要兼具效能、體積、低功耗、散熱等多種要素,要在這麼小的空間實現這麼多(或是做更多)的事情;若再從IP的角度思考,要將各式各樣的IP(如記憶體IP、微控制器IP、類比線路IP等)整合在一起,接著各種組合試算和驗證,所以,晶片微縮過程可說既精密又複雜,也使得造價變得更加昂貴。 孫自君指出,業者都是追求獲利,而如何降低成本是最基本的考量,在隨著晶片微縮變得越來越複雜、價格也越來越高,業者也會開始思考,究竟是不是所有晶片都需要小型化,畢竟不是所有公司都有能力投入,也不是所有應用都需要非常高的運算效能,也因此, IC設計業、晶圓代工、封裝業者轉向發展晶片小型化外的製程技術,Chiplets的概念及方式也因而開始受到關注。 不過,要實現Chiplets系統也非輕而易舉,畢竟還是由許多晶片組成,因此在設計上仍會有許多挑戰。益華指出,使基於Chiplets成功的其中一項關鍵是確保中介層和封裝的設計正確,這些中介層將被多個高速訊號、時鐘、數據總線和地址通道填滿,才得以使訊號和電源完整性成為正確運行的必要條件。 為此,Cadence備有Sigrity/Clarity與Voltus工具,可以協助設計人員進行系統/板級與IC本體的訊號完整性和電源完整性分析。此一工具其中一項明顯優勢是包含兼顧電源的提取和分析,這對於緊密相關且基於Chiplets的系統中獲取正確結果十分重要;因為在跨IC,封裝與PCB系統的電源信號提取和分析系統中,訊號反射、串擾和同步開關噪聲很容易受到中介層電源網路中電源和接地阻抗的影響,而利用Chiplet模組化的優勢早期介入設計並納入考慮將有助於解決潛在問題減少開發的費用與時間。 而除了Sigrity,Cadence也還具有Virtuoso System Design Platform平台,該平台從電性感知布局演進至首創電性和模擬驅動布局,以確保電路完整性及效能。此一模擬驅動布局可有效解決關鍵電路和先進節點設計上的許多電電磁(EM)和寄生問題;簡而言之,該產品可供系統工程師無縫編輯並分析複雜度高的異構系統,並讓封裝、光電、類比IC和RF IC工程師在單一平台上作業。
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聯發科8K數位電視晶片進入量產

聯發科與台積電宣布,採用台積公司12奈米技術生產的業界首顆8K數位電視系統單晶片MediaTek S900已經進入量產。基於雙方緊密的合作關係,採用台積公司低功耗12奈米FinFET精簡型(12FFC)技術生產的S900晶片能夠支援下一世代的智慧電視,提供消費者更豐富且互動性更高的使用經驗。 S900是聯發科技首款旗艦級智慧電視晶片,支援8K高解析度及高速邊緣人工智慧(AI)運算。S900之設計為協助電視廠商打造出具有高度競爭力的旗艦級產品,整合AI語音人機介面及影像畫質提升等功能,支援下一世代的智慧電視,大幅提升使用者的經驗。 在專業積體電路製造服務領域的16/14奈米技術世代之中,台積電超低功耗的12FFC製程在縮小晶片尺寸及降低功耗方面具備領先的優勢,為數位電視應用產品中不可或缺的重要元素。12FFC製程可達到效能與低功耗之間的最佳平衡,非常適合支援消費性電子產品、穿戴式及物聯網裝置所需之語音辨識及邊緣AI運算能力。 聯發科技副總經理暨製造本部總經理高學武表示,台積電是聯發科技長期的策略合作夥伴, 其先進的製程技術使聯發科技能不斷地實現領先業界的創新設計,滿足我們對於晶片解決方案的嚴格要求。全球8K電視的需求日趨強勁,我們很高興能夠與台積電針對支援8K電視晶片的先進技術合作,推動高端智慧電視產業的成長與發展。 台積電業務開發副總經理張曉強博士指出,聯發科技在消費性電子領域是眾所認可的領導者,台積公司很榮幸有這個機會,能夠延續雙方長久的合作歷史,和聯發科技攜手打造出S900如此創新的產品。我們會持續擴大超低功耗技術的組合,以協助客戶生產具備AI功能的系統單晶片,讓智慧家庭變得更豐富,實現更智慧化的世界。
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半導體業大者恆大 2019資本支出集中率再攀高

產業研究機構IC Insights發表主要半導體公司2019年和2020年的資本支出預測,2019年排名前五位的公司(三星、英特爾、台積電、SK海力士和美光)在半導體產業資本支出中所占的比重將達到68%的歷史新高,超過2013年和2018年創下的67%高點。回顧1994年,前五名支出僅占產業總支出的25%,因此大公司增加其資本支出比重的趨勢一直沒有減弱,再次證明半導體產業大者恆大的走向。 2019年排名前五位的半導體廠商資本支出所占的比重將達到68%的歷史新高。 三星和台積電2019年第四季與整年度資本支出顯示,兩家公司在年初時的支出都相對較低,然後在第二季支出增加到了較為適度的水平。此外,兩家公司在第三技法說會中都宣布,計劃將第四季的資本支出增加到創紀錄的水準。 台積電計劃將2019年第四季的資本支出較第三季增加64%至51.47億美元。這將是該公司季度支出的歷史新高,比2014年第一季度的37.99億美元的歷史記錄高出36%。台積電TSMC 7奈米(nm)製程的需求非常強勁,預計該製程將占2019年第四季營收的33%。目前,其大部分投資將針對7奈米和5奈米技術的的新增產能。 另一家半導體大廠三星則宣布了計劃在2019年四季創下其半導體支出的單季新高記錄,該季大部分資本支出專用於建立記憶體設備,以滿足中長期需求。三星2019年第四季資本支出預計達79億美元,與第三季相比,成長81%。比該公司在2017年第四季的單季最高支出68.77億美元高出15%。 對於2019年全年,三星的半導體資本支出預計為199億美元,較2018年的支出下降8%。然而,該公司2017、2018和2019年的半導體集團資本支出總額預計為658億美元,較同期第二大支出的英特爾多53%。此外,三星在2017~2019年的658億美元半導體資本支出將是同期所有中國本土半導體廠商總支出308億美元的兩倍多。無論是台積電或三星半導體,想要在產業中保持領先從來就不是件簡單的事,包括更多資本與研發都是必要的投資。
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ANSYS多物理解決方案獲台積電N5P和N6製程技術認證

ANSYS半導體套件解決方案已獲台積電最新版N5P和N6製程技術認證,將有助於滿足雙方共同客戶對於新世代5G、人工智慧(AI)、雲端和資料中心應用創新日益成長的需求。 ANSYS TotemTM和ANSYS RedHawkTM系列多物理解決方案日前獲得台積電N5P和N6製程技術認證。該認證包括對自體發熱、熱感知電子遷移(Electromigration, EM)和統計電子遷移預算分析所需之萃取、電源完整性和可靠度、訊號線電子遷移和熱可靠度分析。這些解決方案支援低耗電和高效能的設計,功能整合度也更高。 台積電設計建構行銷處資深處長Suk Lee表示,AI、5G、雲端和資料中心應用需要高效能和低耗電的晶片設計,我們和ANSYS的長期合作能有效回應該需求。台積電和生態系統夥伴合作,致力於幫助客戶成功推動晶片創新和提升產品效能。 ANSYS半導體事業部總經理暨副總裁John Lee表示,我們的客戶正在解決如5G和AI等重要應用中最複雜的問題。在導入7奈米以下FinFET製程節點後,這些問題的挑戰性變得更高。我們運用ANSYS的多物理解決方案,幫助雙方共同客戶克服挑戰,讓產品一步到位並加速產品上市時程。
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迎向Chiplet新時代 先進封裝模糊前後段界線

在AI浪潮席捲下,為了提供更高的運算效能,處理器核心數量,以及其所搭配的快取記憶體容量、I/O數量都呈現指數型暴增。這些情況使得IC設計者即便使用最先進製程,也很難把晶片尺寸變得更小。 不僅如此,如果按照傳統設計方法,晶片面積還越來越大,在某些極端狀況下,甚至還出現一片12吋晶圓只能生產十多顆,甚至不到十顆晶片的情況。如果再把良率因素考慮進去,採用這種設計方法製造出來的晶片,單顆成本恐將突破新台幣100萬元。這顯然不是晶片設計者跟客戶能夠接受的。 另一方面,5G對高頻寬、低延遲與大量連線的要求,使得通訊晶片必須要有更高的整合度,才能夠滿足5G提出的效能標準。同時再加上絕大多數物聯網裝置都有嚴格的成本、功耗與外觀尺寸限制,通訊晶片業者如果不想辦法利用先進封裝技術,把更多通訊元件、甚至天線整合在單一封裝內,形成完整的微型通訊模組,將難以滿足應用市場需求。 同質/異質整合攜手 共同因應AI與5G挑戰 AI跟5G正好代表兩種看似截然不同,但其實殊途同歸的半導體產業發展方向--同質整合(Homogeneous Integration)與異質整合(Heterogeneous Integration)。而且在許多情況下,這兩種整合其實是同時並存的。 針對同質整合,台積電研發副總經理余振華(圖1)表示,不管是依循摩爾定律(Moore's Law)的道路進行製程微縮,抑或是採用先進封裝技術,把不同晶片整合在同一個封裝體內,客戶追求的目標永遠都一樣--用更低的成本來實現電路功能。因此,除了製程微縮之外,如果有其他技術選項可以達成這個目標,客戶當然會樂於採用。而同質整合跟異質整合之所以興起,就是因為這兩種先進封裝技術,能夠有效降低成本。 圖1 台積電研發副總經理余振華表示,為協助客戶降低晶片生產成本,同質/異質整合並用將是未來的發展方向。 同質整合通常應用在處理器或邏輯晶片上,這類晶片為了提供更高的效能,滿足AI運算需求,不僅核心數量越來越多,核心旁邊配置的快取記憶體容量也跟著變大,I/O的需求也跟著暴增。如果繼續採用傳統SoC的設計思維,不把這類大型晶片切割成多顆小晶片,再用先進封裝技術整合起來,其生產良率會受到極大影響。 另一方面,把SoC按照功能進行切割,也有助於實現IP重複利用,並且讓設計最佳化。一顆SoC裡面,其實有很多電路不適合用最先進的製程技術生產,例如記憶體、I/O跟其他與類比/混合訊號有關的功能電路。與其將所有功能都整合在一顆晶片上,把這些電路功能切割開來,用性價比更高的製程來生產,反而更具經濟效益。這個觀念就是所謂的異質整合。 同質整合搭配異質整合的案例很多,台積電也已經有許多客戶成功開發出這種採用混和架構的產品,例如賽靈思(Xilinx)的高階FPGA,一方面使用同質整合,把一顆大型晶片切割成多顆小晶片,再利用CoWoS整合;另一方面,該公司的FPGA旁,還有多顆HBM記憶體,同樣利用CoWoS進行整合,以獲得更大的記憶體頻寬。 不過,由於CoWoS的成本高昂,在很多情況下已超過客戶可接受的門檻,因此成本相對低廉,但效能較低的InFO,獲得更廣大的客戶群青睞。此外,InFO的結構還在持續進化,且目前台積電InFO的線寬/間距(L/S)已經可以做到2/2微米;在實驗室裡面,甚至已發展出1/1微米以下的技術,且層數還在持續往上疊加,因此InFO家族的性能正在逐漸逼近CoWoS,也開始有網通晶片廠開始使用InFO。 至於在CoWoS方面,由於矽中介層(Si-interposer)的成本偏高,因此台積電3DIC處長鄭心圃透露,該公司內部也在發展以有機材料取代矽中介層的CoWoS,盼藉此提供客戶更多選擇。 除了成本考量外,從技術角度來看,IC設計者未來在開發新晶片時,也必然要導入同質/異質整合。聯發科副處長邱寶成(圖2)就指出,雖然先進製程可以做出更小的電晶體,但功率密度並未跟著電晶體縮小而下降。 圖2 聯發科副處長邱寶成認為,藉由先進封裝實現同質/異質整合,可有效協助設計者降低晶片的功率密度。 以聯發科目前功率密度最高的晶片為例,其功率密度可達380W/平方公分。用電熨斗做為比較生活化的比較基準,大家都知道電熨斗很燙,但其實電熨斗的功率密度只有10W/平方公分,由此可見功率密度對晶片設計者帶來的挑戰是多麼艱鉅。 把晶片設計適當分割開來,不只可帶來良率提高,成本下降的經濟效益,對於降低功率密度也有幫助。不過,由於AI、5G應用對晶片效能跟I/O數量的需求很大,IC設計者不希望在這方面有所妥協,因此聯發科非常樂見各種更先進的互連封裝技術出現,讓晶片設計者可以有更多選擇空間。 L/S迅速微縮 封裝難度/可靠度挑戰大增 其實,把時間往回推一年,在2018年的系統級封測高峰論壇上,除了CoWoS之外,業界能提供的扇出(FO)封裝技術,L/S大多還只能做到10/10微米,但一年之後,2/2微米已經成為新的標準,而且RDL的層數已經迅速推進到4P5M(四層有機聚合物,五層金屬層)。由此可見晶片客戶跟半導體製造業者對先進封裝技術的強烈需求。 然而,更細的互連線路、更多層數的立體堆疊,不僅需要新的材料跟製程設備,也使得封裝的生產良率、可靠度面臨更嚴苛的挑戰。有鑑於此,材料、設備商紛紛推出新一代材料或製程設備機台,如Atotech、Brewer Science、EV Group、K&S、Lam Research、SPTS、Smoltek、SÜSS MicroTec、千住金屬(SMIC)等。這些廠商提供的解決方案,讓台積電、日月光、力成跟艾克爾(Amkor)等前後段業者得以將先進封裝推向量產。 而在確保生產良率跟封裝可靠度方面,檢測(Inspection)與計量(Metrology)廠商如Camtek、Cyberoptics等,也針對各種先進封裝推出新的解決方案。事實上,由於先進封裝興起的緣故,檢測與計量在封裝領域所扮演的角色,將比過去更為關鍵。 由於先進封裝涉及多晶片整合,如果半導體製造商沒有在封裝前先對個別晶片進行完整檢測,鎖定Known Good Die(KGD),再進行Die to Wafer(D2W)或Chip to Wafer(C2W)整合,將會把Bad Die跟其他Good Die封在一起,最後得到無法正常運作的元件,並蒙受巨大的經濟跟良率損失。由此可知,檢測與計量在後段製程的重要性將越來越高,而這也會使封裝廠的產線設計跟運作流程變得越來越像前段廠。 從SoC走向Chiplet EDA工具支援至關重要 除了材料跟設備機台外,由於先進封裝變得越來越複雜,因此封裝設計者很難再用現有的設計工具來完成先進封裝設計。明導(Mentor)亞太區技術總監李立基(圖3)就指出,在一個封裝只有幾百個I/O的時代,封裝設計者還有可能用試算表(Spreadsheet)來規畫I/O,但在動輒數千甚至上萬個I/O互連的先進封裝設計中,這種方法不僅太耗時,而且出錯的機率很高。基於資料庫的互連設計,還有設計規則檢查(DRC),都將成為先進封裝設計的標準工具。此外,以往封裝業界習慣使用的Gerber檔格式,在先進封裝時代也必須改成GDSII檔格式。整體來說,封裝業界所使用的工具,都會變得越來越像前段Fab跟IC設計者所使用的工具。 圖3 明導亞太區技術總監李立基認為,未來後段封裝設計的EDA工具,將越來越接近前段IC設計用的EDA工具。 另一方面,在晶片設計端,為了把SoC拆解成Chiplet,EDA工具也必須跟著大翻新。而且不僅是RDL Netlist、線路布局(Place & Route)的工具需要更新,設計人員還需要更多設計模擬工具來解決多晶片所衍生的電源一致性(PI)、訊號一致性(SI)、電磁相容(EMC)、散熱(Thermal)等問題。新思(Synopsys)、益華(Cadence)與明導都有對應的解決方案。
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中美貿易戰衝擊 2019年底晶圓代工景氣蒙陰影

根據TrendForce旗下拓墣產業研究院統計,時序進入傳統電子產業旺季,市場對半導體元件需求會較上半年增加,預估第三季全球晶圓代工總產值將較第二季成長13%。市占率排名前三名分別為台積電(TSMC) 50.5%、三星(Samsung) 18.5%與格羅方德(GlobalFoundries) 8%。然而,受到中美貿易戰持續延燒影響,消費者市場需求低於2018年同期,因此下半年半導體產業的反彈力道恐不若預期強勁。 觀察主要業者第三季表現,全球市占率排名第一的台積電在7奈米囊括主要客群,包含蘋果(Apple)、海思(Hisilicon)、高通(Qualcomm)、超微(AMD)等,7奈米製程產能利用率已近滿載,加上部分成熟製程的需求逐漸回溫下,預估整體合併營收表現不俗,第三季營收將較去年同期成長約7%;Samsung在晶圓代工方面憑藉自家產品需求,及細分代工奈米製程以提供客戶在選擇上的彈性力抗產業跌勢。目前市面上除了華為與Samsung部分的5G手機使用自行研發的晶片外,其餘品牌大多採用Samsung 10奈米製程量產的Qualcomm 5G Modem晶片X50,因而帶動Samsung第三季營收較去年同期成長約3.3%。 GlobalFoundries近期透過出售廠房與晶片業務,以換取出售對象的穩定投片,同時藉著RF SOI技術增加來自通訊領域的營收。不過,未來交割廠房後可能使營收減少,加上AMD積極佈局7奈米產品線,恐將影響GlobalFoundries在12/14奈米製程的營收表現;聯電第二季受惠通訊類產品,包括低、中階手機AP,開關元件與路由器相關晶片等需求挹注,產能利用率提升與出貨量穩定增加,第三季可望維持營收成長。 中芯國際第二季受惠智慧手機、物聯網及相關應用帶動需求,其55/65與40/45奈米製程營收表現出色,加上28奈米需求同樣復甦中,第三季營收將可望持續成長。另外,中芯國際開發中的14奈米製程良率若能維持一定水準,在政策輔導與內需市場加持下,預估海思與紫光展銳將有機會在中芯國際14奈米製程投片。 而華虹半導體受惠功率與電源管理元件等內需市場助益,預估第三季營收將維持穩定成長。世界先進因電源管理產品營收表現亮眼,帶動7月營收來到2019年高點,此需求將持續挹注第三季營收,可望減緩驅動IC轉投12吋趨勢的衝擊。 拓墣產業研究院指出,以整體晶圓代工市場來看,受到近期美中貿易戰變化劇烈影響,雙方在關稅上互相牽制,加上美國持續增加華為相關企業納入實體清單,華為禁令在短時間內恐無法解除。而美中貿易的僵局持續影響終端產品包括手機、筆電、平板電腦、電視等全年的市場需求,導致上游的晶圓代工廠商,對下半年旺季需求表現看法仍趨向保守。  
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電源供應市場帶頭衝 GaN功率IC商機超展開

氮化鎵(GaN)功率半導體可望大發利市。5G、AIoT時代來臨,許多創新技術應用如自駕車、電動車、無線充電、擴增實境(AR)、工業智動化、無人機,甚至5G基地台,對於能源效率的要求將顯著增加。可較現今矽(Si)功率元件實現更高轉換效率的GaN技術,遂成為各界關注焦點,並吸引許多半導體業者爭相投入布局。 根據市場研究機構Yole Développement指出,與矽功率半導體328億美元的產值相比,GaN功率市場規模仍相當小,但該技術已開始滲透至各種應用領域,其中,又以電源供應為主要應用,如手機的快速充電器。 據了解,Anker可以說是目前市場上導入GaN功率技術最積極的行動週邊裝置製造商,其行動充電器PowerPort Atom PD第一代至第三代,以及PowerPort系列部分產品,和另一個PowerCore Fusion產品,都已開始導入GaN技術。另外,Aukey、RavPower、Mu One等廠商也有採用。 行動週邊裝置品牌廠Anker自2018下半年起,已開始導入GaN功率元件,打造兼具輕巧、高功率密度的充電器。(圖片來源:Anker) 除了行動充電器外,自駕車光達(LiDAR)、資料中心伺服器、電動車,以及無線充電,亦是GaN功率半導體極具成長性的應用。Yole認為,GaN功率半導體能帶來更高的節能效益,因此相關技術研發能量不斷增加,商用產品也開始問世,整體GaN功率元件市場規模自2016年起已逐步放量;若情況樂觀,預估2017~2023年的複合成長率(CAGR)可高達93%,達到4.23億美元規模。 Yole Développement預估,在最佳狀況下,2017~2023年GaN功率半導體市場將可達到93%的年複合成長率。(資料來源:Yole Développement) 大廠加入量產行列 GaN發展更入佳境 2018年6月,功率半導體大廠英飛凌(Infineon)正式宣布於年底開始量產CoolGaN 400 V及600 V e-mode高電子遷移率電晶體(HEMT),為GaN功率技術的發展打了一劑強心針。 Yole技術與市場分析師Ezgi Dogmus認為,這家電源解決方案的領導廠商開始量產GaN的宣布,對GaN功率元件市場來說是一個重要的象徵。目前英飛凌已經擁有許多客戶在使用他們的矽解決方案,而未來這些客戶都有機會能轉移到GaN技術。 英飛凌高電壓轉換部門資深協理Steffen Metzger表示,GaN市場已經獲得強大動能,在特定應用中採用此項技術帶來大幅優勢。從降低營運支出及資本支出,提升功率密度實現更精巧輕盈的設計,乃至於減少整體系統成本,產生的效益相當具有說服力。英飛凌深信,GaN是電源管理的下一個明日之星。該公司已經做好所有準備,以達成在GaN電源方面成為客戶首選的目標。 就在英飛凌發布GaN量產消息後沒多久,意法半導體(ST)也宣布要由原本碳化矽(SiC)的發展,擴大延伸到GaN技術領域,將和法國技術研究機構CEA-Leti合作研發GaN-on-si技術,利用Leti的8吋研發產線進行二極體和電晶體開發。雙方預期在2019年完成驗證工程樣品。同時,意法半導體也預計2020年將在該公司位於法國圖爾市的前段晶圓廠中,建造完全符合規範的生產線(包含GaN-on-Si異質磊晶製程),以做為初期生產之用。 除了整合元件製造商(IDM)發展力道愈來愈強,這些年來聚焦GaN功率元件開發的新創公司也不斷冒出,前面提及的EPC、Transphorm、GaN Systems是相對較早成立的,其他還有Tagore、Exagan、Navitas、VisIC、Dialog Semiconductor、GaNPower International、NEXGEN Power Systems等。 這些新創大都是無晶圓廠(Fabless)的公司,選擇以委外給晶圓廠生產的商業模式,多半使用台積電、漢磊(Episil)或X-Fab做為他們主要選擇。未來,一旦市場規模擴大,晶圓代工的商業模式將讓這些無晶圓廠新創公司有望快速成長茁壯。 顯而易見,現今的GaN功率元件市場可說是老將新秀同台較勁、競相逐鹿,使得整體市場戰火正快速升溫,為了端出更具競爭力的產品方案,許多廠商已積極投入整合型方案研發。 目前市場上的整合型GaN功率元件可概分為兩種,一種是封裝層級的整合,將GaN電晶體與驅動器整合成單一封裝,多半針對650V以上的應用;另一種是在裸晶層級上整合GaN電晶體與驅動器,也就是達到所謂的單體式整合(Monolithically Integrated),此類產品供應商以EPC和Navitas為代表,多半針對600V以下的消費性應用。 由於消費性應用如行動裝置充電器,需求規模龐大,對GaN業者而言,是滋養茁壯的重要養分,因此為了迎合市場輕巧外觀的設計要求,走向高整合設計方案將勢在必行。 imec製程技術助攻 GaN加速實現單體整合 有鑑於市場對更高整合度GaN功率元件的發展需求,奈米電子和數位科技研究與創新中心imec,利用其GaN-on-SOI和GaN-on-QST技術平台,發布一款與驅動器單體整合且功能完整的GaN半橋IC。 半橋是一種在電力系統中常見的次電路,是由離散元件所組成,特別是用在較高電壓範圍的應用。要利用GaN-on-Si技術在晶片上實現半橋電路,極具挑戰,特別是高電壓的設計,這是因為基於GaN-on-Si技術所設計的半橋電路,會產生「後閘效應(Back-gating Effect)」,進而對半橋電路的高側端開關(High-side Switch)造成負面影響,而切換雜訊也會對控制電路造成干擾,抑制整體效能表現。 imec解決方案是建立在imec的GaN-on-SOI和GaN-on-QST技術平台,透過埋入式氧化物(Buried Oxide)和氧化物填充的深溝槽隔離設計,讓功率元件、驅動器和控制邏輯能夠達到電氣隔離。這種隔離機制能減少有害的後閘效應對半橋高側端開關的負面影響,更能減少切換雜訊對控制電路的干擾。 此外,imec的技術平台也藉由整合電位轉換器(Level Shifter)(用來驅動高側開關)、停滯時間控制器(Dead-time...
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2019年第二季全球晶圓代工業全面衰退

根據TrendForce旗下拓墣產業研究院最新報告統計,由於全球政經局勢動盪,致使第二季延續前一季需求疲弱,各廠營收與去年同期相比普遍呈現下滑,預估第二季全球晶圓代工總產值將較2018年同期下滑約8%,達154億美元。市占率排名前三名分別為台積電、三星與格羅方德。 拓墣產業研究院指出,2019年第二季晶圓代工業者排名前五與去年相同,第六名至第十名則略有變動,包括力晶(PSC)因記憶體和顯示驅動晶片代工需求下滑,排名與去年同期相比由第七名下降至第九名;而顯示驅動晶片轉移至12吋投產的趨勢愈加明顯,使得不具有12吋產能的世界先進營收受衝擊,排名被華虹半導體(H-Grace)超越,滑落至第八名。 觀察前十大晶圓代工業者第二季的表現,僅有華虹半導體受惠於Smart Card、IoT、Automotive的MCU 和功率器件等市場需求較為穩定,營收與去年同期持平,其餘業者皆因市場需求不濟、庫存尚待消化等原因,導致第二季營收表現較去年同期下滑約8%。 其中值得關注的是市占率近半的台積電,受惠於7nm為主的先進製程客戶需求拉升,其第二季的年衰退幅度相對於其他業者來的較小。然美國政府於2019年5月10日突將中國出口至美國價值約2000億美元商品關稅由10%調升至25%,將中美貿易衝突推升至緊張階段,導致華為在消費業務可能面臨史無前例的困境,進一步影響全球晶圓代工產業於2019下半年的表現。 此外,Google在配合川普政策要求下,宣布將不再提供華為相關應用軟體及服務,也將打亂華為的國際業務,對於目前有四成多手機銷量來自海外市場的華為來說無疑是一大重擊。相反的,華為於海外市場的最主要競爭對手三星電子(Samsung)在全球通路布局完整,在此局勢演變下,可說潛在最大的獲益者。若三星囊括華為於歐洲的市占版圖,台積電將難透過其他如高通、聯發科等客戶取回原本在旗艦處理器市場的占有率。 展望2019年,美國與中國、印度、墨西哥的關稅爭端,以及與中東伊朗的衝突等,都將為全球經濟帶來重大的衝擊,世界銀行近期已將全球GDP由1月預估的2.9%下修至2.6%,IMF則由原預估的3.6%下調至3.1%。拓墣產業研究院預估,2019年全球晶圓代工產業將出現十年來首次的負成長,總產值較2018年衰退近3%。  
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Mentor與夥伴快速完成7奈米晶片實體驗證

AMD的工程師透過使用台積電認證的Mentor Calibre nmDRC平台,在約10小時內完成了其最大型7奈米晶片設計Radeon Instinct Vega20的實體驗證;此平台是在採用了由 AMD EPYC處理器驅動的HB系列虛擬主機的微軟Azure雲端平台上執行。 透過在微軟Azure雲端平台上執行台積電7奈米Calibre設計套件,儘管AMD的晶片中包含了高達132億個電晶體,AMD成功地在19小時內完成了兩次實體驗證,大幅縮短一般實體驗證所需時間。此外,AMD還把Calibre nmDRC延展到69台HB虛擬主機上的4,140個核心,使工程師能夠在十分緊迫的時程內滿足嚴苛的資源需求與其他成本。 藉由新的CPU延展技術和改善記憶體消耗設計來協助 Calibre客戶降低記憶體的需求與相關成本,Mentor軟體能在Azure雲平台上執行的里程碑做好準備。而且,不管是採用傳統私有的就地部署「霧」或雲端配置,這些增強功能都可大幅縮短實體驗證的執行時間。Mentor與TSMC和AMD三方攜手建置這些增強功能,並使用最新版本的Calibre nmDRC來驗證此最佳化結果。 AMD資料中心產品資深總監Daniel Bounds表示,AMD對我們最先進的半導體設計有極高的速度和執行品質要求,因此能於一天內在雲端平台上實現兩次的驗證通過,對於我們把未來的設計推向市場至關重要。AMD很高興看到Mentor的Calibre nmDRC可延展到使用AMD EPYC處理器驅動的雲端伺服器,而且不僅適用於傳統的使用模式,還可用於微軟的Azure公有雲端伺服器。 Calibre近來的功能增強已使多家客戶能夠在雲端和傳統配置中把記憶體的需求降低高達50%,因此能對其最新的7奈米設計進行全晶片驗證。記憶體需求是公有雲端運算和霧運算(Fog Computing)的主要成本因素,而Calibre長期以來一直在有效提升記憶體利用率方面領先業界。 Mentor的IC部門執行副總裁Joseph Sawicki表示,Mentor持續強化產品解決方案,以協助客戶加速產品上市速度,無論他們選擇在何處進行實體驗證。Mentor很高興擴大與台積電的合作,使得採用第三方雲端平台的共同客戶可以充分發揮台積電的製程技術與Mentor的軟體平台,為客戶提供更多的選擇,使其能夠更快推出採用台積電新製程製造的晶片產品。
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ANSYS獲台積電TSMC-SoIC先進3D晶片堆疊技術認證

ANSYS針對台積電創新系統整合晶片(TSMC-SoIC)先進3D晶片堆疊技術開發的解決方案已獲台積電認證。SoIC是一種運用Through Silicon Via(TSV)和chip-on-wafer接合製程,針對多晶粒堆疊系統層級整合的先進互連技術,對高度複雜、要求嚴苛的雲端和資料中心應用而言,能提供更高的電源效率和效能。 ANSYS的SoIC多物理場(Multiphysics)解決方案支援萃取(Extraction)多晶粒共同模擬 (Co-simulation) 和共同分析 (Co-analysis)、電源和訊號完整性分析、電源和訊號電子遷移(Electromigration, EM)分析以及熱和熱應力分析。 除SoIC認證外,台積電也驗證了運用ANSYS RedHawk、ANSYS RedHawk-CTA、ANSYS CMA、和ANSYS CSM的最新Chip-on-Wafer-on-Substrate (CoWoS) 封裝技術參考流程,以及對應的系統層級分析晶片模型。 台積電設計基礎架構行銷事業部資深協理Suk Lee表示,台積電對與ANSYS合作推出TSMC-SoIC的成果感到非常滿意。這讓客戶可以滿足雲端和資料中心應用持續增長的效能、可靠度和電源需求。本次合作結合了ANSYS的完整晶片-封裝共同分析(Chip-package Co-analysis)解決方案及台積電的SoIC先進製程堆疊技術,來因應複雜的3D-IC封裝技術多物理場挑戰。 ANSYS總經理John Lee表示,ANSYS的3D-IC解決方案因應了複雜的多物理場挑戰,滿足嚴苛的電源、效能、散熱和可靠度需求。ANSYS提供完整晶片感知(Chip Aware)系統和系統感知(System Aware)晶片signoff解決方案,幫助共同客戶更有信心地加速設計整合。
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