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英特爾(Intel)推出新世代筆記型電腦處理器，並持續致力於生態系合作夥伴間的串連，新款搭載Intel Iris X Graphics的第11代Intel Core處理器(代號Tiger Lake)，導入新的SuperFin製程技術，可搭配Windows或Chrome OS，均可為生產力、協作、創作、遊戲與娛樂提供更佳的效能。 Intel第11代筆記型電腦Core處理器 英特爾同時推出用於筆電設計的Intel Evo平台品牌，藉以滿足第二版Project Athena規格和關鍵體驗指標(KEI)。第11代Intel Core處理器和Intel Iris Xe Graphics，具備英特爾Evo徽章的裝置表示已通過驗證。預計今年將有超過20個通過認證的設計。 Intel第11代筆記型電腦處理器模組 透過測量在真實條件下的工作流程，以便兼顧一致的效能和電池續航力，英特爾的測試和量測方法，可提供筆記型電腦每日表現的概觀。惟有那些能夠持續滿足或超越KEI與規範的筆記型電腦，才可獲頒Evo徽章。KEI 目標的最基本要求包括： 電池模式擁有一致性的反應速度。 休眠喚醒時間小於1秒。 搭載FHD螢幕，於真實應用場景可提供9小時或更長的電池續航力。 搭載FHD螢幕，快速充電30分鐘即可享有4小時以上的電池續航力。 第11代Intel Core處理器支援Thunderbolt 4與Intel Wi-Fi 6，再加上高品質音訊、網路攝影機和顯示器，有助於全面提升使用者體驗。藉由最佳化CPU、GPU、人工智慧(AI)加速、軟體最佳化和平台功能，其具備更多沉浸式和個人AI增強體驗，更適用於協作工作，包括增強音訊功能，能夠將背景噪音抑制工作從CPU卸載至Intel Gaussian與Neural Accelerator 2.0(Intel GNA 2.0)、AI加速背景虛化與視訊解析度升頻、視訊解碼和整合Intel Wi-Fi...

聯發科技日前發布首款於美國登場的5G旗艦型系統單晶片天璣1000C，搭載該晶片組的LG Velvet 5G全頻段智慧手機將於美國開賣，並與5G電信系統業者T-Mobile合作提供服務。 聯發科技日前發布首款於美國登場的5G旗艦型系統單晶片天璣1000C　(圖片來源：聯發科) 聯發科技無線通訊事業部副總經理李彥輯博士表示，相較於其他地區，美國消費者在5G智慧手機的晶片組選擇有限。聯發科技長期專注於使用領先科技提升用戶體驗，為美國市場量身訂做天璣1000C，為終端廠商和消費者帶來良好的選擇，享受到下一代行動運算的極速流暢體驗。 T-Mobile產品開發部副總經理Ryan Sullivan表示，T-Mobile與聯發科技的合作，從一起達成5G獨立組網連線通話，到現在聯發科技推出第一個美國5G晶片，雙方齊力推動5G創新。這次運用美國最大的全國5G網路，一起朝向5G for All的願景邁進。 天璣1000C採用4顆Arm Cortex-A77旗艦核心和4顆主頻2 GHz 的 Arm Cortex-A55高效核心，搭配大型、低延遲的快取記憶體，更進一步提升性能與改善功耗。同時採用5顆 Arm Mali-G57 GPU，讓遊戲玩家得心應手。此外，天璣1000C內含聯發科技AI處理單元(APU 3.0)，結合了三種不同類型的 AI 核心，異質設計滿足旗艦智慧型手機對AI相機、AI助理、應用程式或作業系統增強的需求，打造智慧型手機新體驗。 天璣1000C主要功能和規格包括： ● 獲得Netflix AV1 HDR影音標準認證的智慧型手機晶片：天璣1000C可支援在Netflix和YouTube上以AV1影片格式解碼享受影音串流，也與遊戲影音串流平台Twitch合作，以更節能省電的編解碼影音技術呈現最新一代影音串流的視覺品質及流暢的影音體驗。 ● 雙重語音喚醒：天璣1000C是聯發科技在美國的首款具有雙重語音喚醒(VoW)功能的系統單晶片，可使Google Assistant等Android OS應用程式用電量降至最低。 ● 支援雙螢幕顯示：天璣1000C是聯發科技首款支援雙螢幕顯示的型號。 ●...

物聯網(IoT)、人工智慧(AI)與5G等應用持續發展，帶動網路資料量大幅增加，其中物聯網數據量預計在2025年將超過79ZB。針對海量資料的產生，應用趨勢希望能在越接近數據生成的位置處越好，原因是安全性、延遲性與能源效率都能提升。運算型儲存(Computational Storage)已經崛起，成為數據儲存拼圖關鍵的一部份，Arm宣布推出Cortex-R82，為第一個64位元、具備Linux作業系統能力的Cortex-R處理器，可加速次世代企業與運算型儲存解決方案的發展與部署。 運算型儲存(Computational Storage)較傳統運算模式簡化，且更有效益 根據統計85%的硬碟控制器與固態硬碟控制器都是以Arm為基礎架構，讓處理更靠近數據，需要更高的效能。Arm儲存方案資深經理黃晏祥表示，依據作業負載的不同，Arm Cortex-R82與之前世代的Cortex-R8相比，最高可以提供兩倍的效能提升，能讓儲存應用以較低的延遲，運行如機器學習等作業負載，並可選用Arm Neon技術提供額外的加速。Cortex-R82本身為64位元架構，最高可以存取1TB的DRAM，供儲存應用進行數據處理。 儲存控制器傳統上運行裸機/RTOS作業負載以儲存及存取數據；不過，Cortex-R82選用的記憶體管理單元(MMU)，可讓頻繁的作業系統在儲存控制器上直接運行。黃晏祥指出，在儲存數據的位置直接進行處理，可為物聯網、機器學習與終端運算等應用，創造更多機會。以數據庫加速加速為例，因為減少大型檔案的移動，安全性與隱私得以提升，數據可以有效率地轉檔或編碼以利串流進行影像處理，並且在必要情況下採用不同的位元率與解析度。 Arm Cortex-R82處理器支援最多八核的彈性架構 隨著儲存市場演化，合作夥伴最大的需求之一就是彈性。黃晏祥說明，Cortex-R82處理器支援最多八核的彈性架構，並可依據外部軟體需求，調整在儲存控制器上運行的作業負載類型。例如，停車場會固定使用視訊監控來辨識車牌資訊，以供後續收費使用。停車場白天會搜集車輛的車牌數據，用多核來進行密集儲存。到了晚上，這些核心會用來處理收費的數據，並依需求進行調整以執行數據分析與機器學習。由於儲存控制器為了應對不同的市場，且功能變得越來越多元，Cortex-R82的彈性架構，同時降低成本並縮短上市時間。 Arm Cortex-R82可依據外部軟體需求，調整在儲存控制器上運行的作業負載類型 為了開發這些未來使用場景所需的系統單晶片，Arm的合作夥伴要能取用簡便且合乎成本效應的技術。Arm為合作夥伴研究可以降低複雜性與成本的方法，Cortex-R82利用Arm Linux與伺服器生態系，為開發人員帶來全新的軟體工具與技術，例如Docker與Kubernetes，以在儲存應用上提供加速的實作方法。同時，Cortex-R82也利用Arm在安全方面的基礎，並相容Arm TrustZone，確保儲存控制器韌體可以與Linux或其它的即時工作量間隔開來。

半導體技術發展越來越成熟，但追求效能提升的腳步卻從來沒有稍停，半導體晶片整合技術進入異質整合(Heterogeneous Integration)世代，各種晶片電路設計與封裝層級的整合技術希望能延續摩爾定律的規律，加上人工智慧(AI)、5G與高效能運算(HPC)等應用對於半導體效能提升的需求，也持續推動晶片技術的改善，近期在小晶片(Chiplet)設計架構的發展之下，也帶動新一波的晶片整合技術發展。 Chiplet並不是全新的IC設計概念，過去系統單晶片(System on Chip, SoC)與系統級封裝(System in Package, SiP)都與小晶片概念有關，隨著半導體製程的發展，電路微縮的代價越來越高，如果要將一個SoC裡面的所有電路都用相同製程或相同材料進行整合，「卡關」的可能性也會提高，可能在良率或成本上付出重大代價。Chiplet的彈性架構，整合不同製程或不同材料的裸晶(Die)電路，再透過更有效率的封裝技術，不僅避開製程瓶頸，也可以在效能與成本上取得最佳解，帶動IC設計、製造、封測廠商的全面投入。 新興應用推動半導體異質整合發展 儘管異質整合技術已經問世多年，但是該技術的應用在過去兩年中急速成長，以滿足功能更加複雜和功耗不斷降低的需求，KLA資深行銷總監Stephen Hiebert表示，異質整合允許IC製造商在單個封裝中堆疊更多的裸晶，以提高電晶體的密度，將各種不同技術和功能的晶片組合在一起，可以實現強大的功能，這些變化影響了封裝的最終設計和封裝內部的晶片組裝，其中包括2.5D和3D晶片堆疊以及扇出型封裝等技術。 另外，幾種異質整合平台例如高密度扇出型封裝、矽中介層(Interposer)和直接接合解決方案，在消費性和入門級應用中都越來越受歡迎。科林研發(Lam Research)Managing Director Manish Ranjan(圖1)表示，隨著功能要求和外形因素的增加，高階封裝解決方案在支援下一代消費性裝置方面發揮重要作用，對諸如AI和ML這類新興應用程式的性能要求，亦推動對提高記憶體頻寬和增加使用高頻寬記憶體的需求，預計在未來幾年內，晶片的發展將更強調低功耗、增加製造靈活性以及加速上市時間。 圖1　Lam Research Managing Director Manish Ranjan Chiplet的影響不僅在晶片設計方面，工研院資通所所長闕志克(圖2)坦言，小晶片的發展將影響半導體的產業生態，過去IC設計業者發展一個完整的產品，除了自身專長的IP之外，要透過IP授權導入其他功能性的電路，所以在晶片設計階段需要支付一次性工程費用(Non-recurring Engineering, NRE)，投片量產後又需要依出貨量支付授權金(Royalty)等兩筆費用。Chiplet則是直接買製造好的裸晶，所以少了NRE或授權費(License Fee)這種早期開發成本，有助於小型IC設計公司的生存。 圖2　工研院資通所所長闕志克 Chiplet解構並重組半導體產業鏈 ISSCC一直以來都是積體電路新技術的指標，2020年有多篇論文都以Chiplet為討論主題，其話題性可見一斑。Chiplet有兩項關鍵問題需要解決，一是如何將各個小晶片連接起來，透過封裝技術將不同製程甚至不同材料的裸晶連接；另一個則是如何去劃分、定義這些小晶片的功能、介面、互聯協定等。Chiplet需要解決的挑戰包括：生態系統成熟度、技術和架構劃分、晶片介面、可測試性、3D CAD流程等。 Chiplet為什麼重要？透過將曾經整合的晶片分成獨立的功能區塊，讓廠商解構並重新思考如何從晶片架構的重組提升效能，以AMD的設計為例，I/O模組和DRAM通道使用格羅方德(GLOBALFOUNDRIES)的14nm製程，而包含CPU核心邏輯電路和L3高速暫存，則採用台積電的7nm或更先進的製程。在7nm之前，Chiplet的價值不高，因為保持整個晶片的統一性比將其拆分更有價值，進入先進製程之後，邏輯電路可以持續微縮，除了提高電晶體集積度之外，也可以降低功耗，但I/O模組使用14nm則可能最具成本與效能優勢。 ISSCC 2020的Chiplet研究從單純的封裝技術、介面電路逐漸開始從製程到架構優化設計研究發展，代表Chiplet技術已經逐漸成熟。闕志克認為，Chiplet對半導體產業更廣泛的意義在於，半導體現有產業鏈將因此產生解構與重組，更多小型IC設計公司有能力投入產業，晶圓廠或可以屯貨、交易的中間商將創造新價值。對於IC設計公司而言，Chiplet提供更多在製程微縮之外，嘗試新材料和製程的組合，以提升晶片效能或電源效率。 台灣半導體產業投入Chiplet有勝算 台灣有許多中小型IC設計公司，闕志克說，先進半導體製程帶來的高成本，對於規模不大的IC設計廠商造成強大的成本負擔，因此TSMC的先進製程產能長期已來都以服務大型晶片公司為主；透過Chiplet IC設計公司可以更專注在自己專長的IP，將這部分電路設計到最好，並交易需要的功能裸晶，有實際出貨再支付相關費用，投片成本大幅降低，更有機會使用先進製程，有助於中小型或新創IC設計公司的發展。 台灣半導體產業鏈本來就很完整，垂直分工的模式也很適合Chiplet的發展，闕志克表示，目前的產業結構還需要做些調整，但相對各國的半導體產業現況，台灣發展Chiplet最有條件，也更容易成功。SoC與Chiplet的重點一樣都是整合，不一樣的是SoC是在電路層面進行整合，Chiplet則將整合工作移到封裝階段，所以封測廠的角色將越來越重要。 隨著封裝內的晶片數量不斷增加，封裝的整體價值也隨之提高，Know...

半導體元件類型和設計節點的生產中，都在推動晶片品質提升。汽車、物聯網和其他工業應用需要晶片的使用壽命長並具有高度的可靠性，其中一些晶片須在溫濕度波動、振動或其他惡劣條件下運作時保持可靠的性能。≦5nm設計製程的先進半導體IC、閘極全環(GAA)或其他3D架構以及1,000多個製程步驟，都需要仔細控制製程變異性，以實現功率和性能目標。高品質半導體製造的創新對於實現可變性和缺陷控制至關重要，也因此晶圓廠生產的晶片可達到嚴格的可靠性和性能標準。本文首先將介紹汽車產業中用於滿足汽車IC嚴格品質要求的趨勢和創新，其次將探討未來半導體的品質趨勢。 汽車產業於製程身負重任 汽車產業將繼續增加更為複雜的自動駕駛輔助、安全和訊息娛樂功能，並朝著電動車和完全自動駕駛能力發展。隨著連通性、電氣化和自動駕駛技術的進步，車輛中半導體晶片的數量不斷增加(圖1)。隨品牌和型號的不同，一輛新車可擁有6,000~10,000個晶片，其中電子子系統約占汽車成本的35%。這些晶片包括處理器、儲存設備、RF設備、LED、功率元件和MEMS，涵蓋了200mm和300mm半導體工廠中生產的4Xnm至<1Xnm的製程設計。汽車產業中廣泛使用半導體，以及對半導體未來創新的依賴，體現在以下事實：汽車是成長最快的半導體領域，其成長率是其他產業成長率的2倍以上。 圖1　車輛中的半導體內容正在增加，以支援電氣化、連接性和自動駕駛　資料來源：KLA 車輛中有成千上萬的晶片，其中許多肩負關鍵任務功能，因此於半導體製程品質獲得新的關注。如果有一個關鍵晶片發生故障，則可能導致維修成本高昂，損害汽車製造商的聲譽，甚至造成人員受傷或是生命損失。從根本上講，晶片故障是可靠性問題。當晶片離開半導體製造商進入供應鏈中時，它是正常運作的，並透過包括電氣測試和老化測試在內的標準性能和品質控制測試。然而，它不能在車輛不斷變化的操作條件下(熱、冷、振動、下雪、下雨等)可靠地使用。與智慧手機等應用中的消費類半導體不同，汽車半導體需要在變化的環境中，以及在5至10年或更長的期間滿足更高的可靠性標準。這些標準推動了對半導體製造中嚴格品質控制的需求。 潛在缺陷 到目前為止，汽車半導體製造商的主要關注點一直集中在如何更準確挑出很可能發生可靠性問題的晶片，同時又不會浪費太多好的晶片。換句話說，除了提高良率之外，晶圓廠現在還針對可靠性進行了優化。而晶片較可能會產生高可靠性的問題，更可能具有潛在缺陷。潛在缺陷通常是與製程相關的缺陷，其大小或位置並不會導致晶片失靈，或者是位於晶片的未經測試的區域中。車輛的工作環境會觸發潛在缺陷，進而導致晶片故障或失靈(圖2)。 圖2　潛在缺陷的尺寸或位置特徵(左)不會導致晶片故障。在車輛的極端運行環境(熱/冷/振動/潮濕)中，潛在缺陷可能會被觸發(右)，進而導致晶片故障或失靈　資料來源：KLA 查找和去除具有潛在缺陷的晶片的有效方法是降低製程參數變異和缺陷數量。減少製程參數變異，意謂著要求晶片不僅能運行，而且還要在更嚴格的參數變異範圍內運行；減少缺陷數量意謂著將可接受的缺陷尺寸設置為小於可以影響良率的缺陷尺寸。為了發現更多細微的參數變化或更小的缺陷，晶圓廠需要實施更高靈敏度的製程控制策略—透過提高製程控制設備的靈敏度，或利用旨在檢測更小缺陷或變化的檢測和量測系統來實現。借助功能更強大的製程控制系統，汽車製造廠可以檢測、監測並控制潛在缺陷，以免這些缺陷可能導致的晶片過早失靈。 晶圓廠製程品質 汽車半導體製造商正在採納提高製程品質的思路，以避免出現晶片可靠性問題。例如，持續改進計畫減少了製程設備帶來的隨機缺陷，而更嚴格的表徵和監控策略確保了製程設備處於最佳工作狀態。IC製造商不能僅專注於優化晶圓製造製程以提高良率，還需要轉至最佳條件下運行製程，以達到可靠性標準。這種高品質的心態可能會在短期內增加廠商成本，但長期則會透過提供汽車製造商所需，可靠性更高的晶片而節省成本。 零件平均測試 除了透過減少整體製程缺陷數量來優化晶圓品質外，汽車晶圓廠還可以透過實施新的晶片篩選方法並從中受益，也防止潛在的可靠性故障產品流向客戶端。有一種稱為產線缺陷平均測試(I-PAT)的新線上技術，使用產線缺陷訊息來識別在晶圓廠中存在可靠性問題風險的晶片。其將多個關鍵製程步驟疊加形成複合檢測結果；該測試透過對該結果的缺陷數量分布的觀察，可以在考慮全部製程步驟的情況下，顯示出高缺陷率的晶片。由於缺陷水準在正態分布範圍外的晶片，具有更高潛在缺陷的可能性，因而可以從汽車供應鏈中剔除(圖3)。 圖3　汽車製程控制和晶片篩選方法可幫助汽車半導體晶圓廠達到零缺陷標準　資料來源：KLA 未來車電創新仰賴製程精進 隨著汽車電子產品的複雜性不斷提高，半導體產業可能會為了確保可靠性而導入汽車晶片架構的變化。例如考慮備援，這在發生故障的狀況下對關鍵的汽車子系統必不可少。如果半導體晶片是故障風險最大的關鍵，則不必依靠單一處理器來解決這個問題，相反地，可能更值得在晶片中構建三個同時運行的處理器；而這三個處理程序的結果，都將透過投票應用於關鍵決策。然後，如果一個處理器受到宇宙射線粒子的撞擊而導致位置翻轉，進而給出錯誤的答案，或者如果潛在缺陷的觸發導致處理器故障，則其他兩個處理器仍將給出正確的答案。在當今電晶體成本較低的情況下，若使用較小的設計節點或者較大的晶片尺寸，就可以實現整合的容錯能力，而不會大幅增加晶片成本。 用於汽車電子產品的擬真軟體工具還可以整合更多功能以實現可靠性設計。這些汽車擬真功能可以在內部開始，然後在將來發展為汽車電子的獨立EDA型產業。 汽車電子的高品質製造仍處於早期階段。展望未來，汽車半導體產業將開發可追溯性的新方法，並在製造過程中生成大量資料，以幫助從供應流中除掉有風險的晶片，並協助推動消除潛在缺陷所需的製程改進。這樣一來，半導體晶圓廠很可能會透過建立自己的汽車IC的高品質製造製程；而汽車製造商則會透過信賴的半導體供應商合作夥伴關係，進而協助生產更可靠的電子產品和更安全的車輛。 本文於前述篇幅敘述了汽車產業以及生產符合汽車可靠性標準的IC的驅動力，以下則將著重於介紹新一代IC的微縮、架構和處理技術所需求更嚴謹的品質控制。 半導體製程設備/材料品質具高標準 為了支援5G、人工智慧、資料中心、邊緣運算和其他產業，半導體製造商不斷開發具有日益複雜的架構和更小的功能尺寸的IC。對於5nm/3nm設計節點，先進邏輯晶片可以利用FinFET或GAA架構(奈米晶片或奈米線)，並利用EUV光刻(EUVL)。根據設計的複雜程度，設計5nm元件的成本約在2.1億至6.8億美元之間，而對於3nm節點，元件的設計成本在5億美元至15億美元之間。此外，生產新的先進節點的晶片需要超過1,000個製程步驟。每個步驟所涉及的製程設備和材料都必須符合嚴格的品質標準，以確保透過所有這些製程步驟所生產的晶片都可以正常運作，並滿足功率和性能規格。如果在單一製程步驟中出現問題，則可能導致性能降低、功能不一致或晶片完全失靈，進而給晶圓廠帶來巨大的經濟損失。 為了確保所有製程步驟均符合嚴格的品質標準，晶圓廠傳統上實施了減少製程變化和控制晶圓缺陷的策略。藉由監控製程變化和晶圓缺陷率，半導體晶圓廠可以穩定地生產，並按照所需的功率和性能指標來生產晶圓，進而獲利。但是，為了支援現今的先進製程及其架構的複雜性、功能的擴展性、新製程和新材料，必須針對所有類型的變化進行非常嚴格的公差控管，進而清除更小的缺陷。以上的原因推動了對整合功能、材料、製程設備、EUVL和其他領域實施品質控制的需求。 整合功能 3D架構在先進節點邏輯和儲存設備類型中普遍存在。在邏輯方面，3D電晶體結構從FinFET開始，並一直使用GAA奈米線或奈米晶片FET的早期版本，並將繼續使用未來的邏輯元件架構，如互補FET(CFET)和完整的3D邏輯。對於3D NAND儲存裝置，隨著垂直堆疊數量的增加，位元密度也會增加。堆疊的數量已經超過100，許多製造商都使用雙層結構，因為生產這些記憶體元件涉及多層沉積和高深寬比蝕刻。 對於邏輯和記憶體的3D架構，每個生產步驟中使用的製程機台、晶圓和材料必須滿足嚴格的品質標準。超出既定規格的製程步驟可能會導致元件參數發生變化或出現異常，例如3D NAND高縱深比接觸孔形狀或邏輯鰭側壁角，進而可能導致元件性能下降或失靈。監測用於生產這些3D設備結構的製程至關重要，並且需要測量整合功能，且需要採用創新的檢測和量測技術測量這些整合功能的訊號(圖4)。例如，新的光源可以使高縱深比結構的缺陷或變化產生訊號，而深度學習演算法可以從檢測和量測結果中，抑制測量雜訊或濾除雜訊。透過為整合功能開發有效的製程控制方法，半導體製造商可以識別、監測和控制與這些複雜3D架構相關的製程問題。 圖4　3D NAND記憶體和3nm奈米線晶體管架構為測量/控制整合功能帶來挑戰　資料來源：KLA 材料供應商 購入品質不合格的材料(光阻和其他化學藥品、晶片等)會導致重大的製程問題和財務損失，如有大型半導體製造商曾經因光阻劑品質問題而損失的收入超過十億美元，因此材料品質控制對於管理高階設計節點的良率和可靠性至關重要。 供應晶圓廠的最基本的材料是晶圓。基板製造商目前在將晶圓運送到晶圓廠之前，對其產品進行缺陷、表面粗糙度及平面度等品質控制檢測。晶圓廠在購入的晶圓進入製程流程之前，也會對其進行品質控制檢查。這種資格認證的策略可確保起始基板沒有缺陷和表面品質問題，而這些缺陷和表面品質問題會影響在其上構建的半導體元件的性能和可靠性。但是，更高的3D NAND堆疊和先進的邏輯架構需要初始基板滿足越來越嚴格的缺陷率、表面粗糙度和平面度的規格；這些規格則推動可以檢測越來越小的缺陷，並可以準確測量晶圓的平坦度、奈米形貌的檢測，以及量測系統的需求。 半導體製造商對晶圓以外的材料(如光阻)也實施了越來越嚴格的品質檢查。隨著設計節點變得越來越小，可能導致元件良率或可靠性問題的顆粒直徑也在不斷減小，這意謂著用於生產IC的材料必須不能含有更小的微粒。物料供應商需要確保物料在運輸後以及經過物料輸送系統後的每一批次都符合嚴格的品質要求。在晶圓廠內，可以採用高靈敏度的無圖案晶圓缺陷檢測系統進行來料鑑定，除了可以透過線上缺陷資料與不同批次的材料確認關聯性，也可以幫助分析與材料相關缺陷的原因。但是，半導體製造商越來越傾向將材料認證導向材料供應商，並要求在材料入廠成為製程的一部分之前進行嚴格的品質檢查。若想獲得資格證明，可能有多種方式，如供應商可能需要投資在無塵室和檢測設備上來認證他們的材料，如此可能將會使小型材料公司難以生存，因此，採用獨立資格認證服務可能更經濟有效。或可能有必要開發合適的資格認證技術，且該技術不需要大量的基礎設施(無塵室等)，但仍然可以模擬晶圓廠的環境(圖5)。 圖5　使用無圖案晶圓檢測材料資格認證，可助晶圓廠確定缺陷的根本原因　資料來源：KLA 製程設備製造商 轉向較小的設計製程和複雜的3D元件架構也會影響製程設備。薄膜沉積設備、蝕刻機、清洗設備、光刻機等也需要滿足嚴格的清潔要求—在發貨之前僅僅將製程設備擦拭乾淨的日子已不復返。如今，製程設備必須從製造商處獲得合格的證明，利用高靈敏度的檢測和量測系統來證明它們滿足製程穩定性，以及每顆晶圓透過增加的顆粒大小和數量(PWP)的嚴格標準。為了滿足這些嚴格的標準，設備製造商需要在設備設計尚可調整的研發過程中就考量到解決製程設備的清潔度問題。一旦安裝在半導體晶圓廠中，就需要實施製程機台監測策略，以便工程師可以迅速隔離並解決製程機台問題，進而保持生產先進IC所需的製程品質。 EUV微影 將EUV光刻技術和相關的較小設計節點整合到IC生產中，需要對新的光刻機、新的光罩以及新的光阻和其他消耗品精心協調和控制。使用EUVL進行成功的生產，需要從光罩毛坯和光罩圖案開始，對半導體製造的所有領域進行品質控制。更高的EUVL分辨率意謂著光罩毛坯和圖案沒有更小的缺陷，並且光罩圖案需要精確到更小的設計規格。為了支援EUVL生產更小的設計節點，晶圓不能有更小的缺陷，且需具有更小的表面粗糙度，並且必須滿足更嚴格的晶圓平坦度和應力規格。 在EUV光刻機上，品質控制的挑戰來自以下幾項：在大量生產過程中，許多層是在沒有防護膜保護光罩的情況下進行微影的。當前，由於各種挑戰而不使用EUV防護膜，其中包括防護膜透射率不夠高，並會導致非常昂貴的EUV光刻機的產量降低。這是30年來首次在生產過程中對光罩進行「裸露」處理，如此增加微粒和污染物落在EUV光罩表面上的風險，並會導致缺陷在晶圓的每個晶片上印製；這意謂著IC晶圓廠必須採取更徹底的方法來重新進行光罩重新認證，如直接將光罩檢測結合晶圓印刷檢查，以確保識別出所有對良率至關重要的光罩缺陷(圖6)。相較使用193i掃描儀進行生產，這種光罩品質控制策略以及所需的其他創新技術，將要求新的晶圓廠製程和製程控制流程。 圖6　晶圓印刷檢查方法結合標準光罩檢測使用，以認證半導體工廠中EUV光罩　資料來源：KLA 此外，EUV光刻技術存在的隨機差異性，高品質的半導體製造通常需要較少的隨機變化。隨機差異性給予驗證EUVL流程所需的檢測和量測步驟帶來了更多挑戰。如隱性重複缺陷會在某些微影中印刷，而在其他微影中不印刷。要在晶圓級別找到這些缺陷，就需要檢測機台具有高靈敏度，整顆晶圓的檢測覆蓋範圍非常高，並需要人工智慧來確定哪些檢測到的缺陷是與光罩問題有關的「重複缺陷」。此外，為了增強對隨機缺陷的檢測，檢測機台可以利用來自具有隨機擬真功能的運算繪圖軟體的訊息，有效顯示易受圖形故障影響的晶片區域。作為第二個示例，由於隨機因素導致的線邊緣粗糙度(LER)影響量測結果的準確性，包括CD穩定性和疊對誤差。將需要創新技術或新的量測科學和資料分析策略來幫助IC製造商有效顯示、監控和控制LER和其他隨機效應。 EUVL仍處於大量生產的初期。隨其發展，該產業將繼續開發新穎的策略，以幫助晶圓廠達到EUVL所需的品質標準。實際上，一些半導體製造商可能會開發自身與EUV相關的製造流程，進而開發專利品質控制方法。 高品質半導體製造在製造商生產下一代半導體元件方面發揮關鍵作用。而製造技術的創新專注於整個供應鏈的嚴格品質要求，這對於晶圓廠成功實現設計節點越來越小，且架構越加複雜的設備來說至關重要。 (本文作者皆任職於KLA，Ben Tsai為企業聯盟首席技術官兼執行副總裁；Cathy Perry Sullivan為技術行銷總監)

根據IC Insight彙整的資料顯示，2020年下半全球各大半導體廠的營運展望，將呈現非常分歧的現象，也使得未來半導體產業的景氣預估變得更為困難。整體來說，在2020年上半，絕大多數半導體廠的營收，都受到COVID-19疫情與美中貿易衝突的影響。而隨著疫情逐漸受到控制，下半年的營運狀況將陸續恢復正常。 以台積電為例，作為全球最大的晶圓代工廠，以及7/5奈米應用處理器最重要的製造商，台積電2020年下半的營運展望相對樂觀，預期全年營收最高點將出現在第三季，達113.5億美元，並在第四季小幅下滑至110億美元。與2019年相比，台積電2020年的全年營收可望成長24%，表現遠優於其他半導體同業。 意法半導體(ST)對2020下半年的營運展望也相對樂觀，預期下半年的業績表現將比上半年成長19%，全年營收則會比2019年小幅減少1%。 但並非每家廠商都對下半年營運抱持樂觀態度。由於疫情明顯拉抬了企業、消費者對個人電腦、伺服器的需求，加上相關OEM廠為準備安全庫存，提前拉貨的跡象十分明顯，使得英特爾(Intel)在2020年上半的表現異常亮眼，前兩季的單季營收都保持在195億美元左右。但到了下半年，由於客戶的庫存水位相對較高，採購的動能應該會有所減緩，使得英特爾對下半年的展望相對保守。  

本文介紹了如何運用先進成像方法，實現更優異的成像畫質、速度和準確性。平面波(PW)和合成孔徑(SA)成像是本文主要介紹的兩種方法，它們為心壁運動、血流和心臟外科手術等難以管理的特定診斷和外科手術帶來可觀的訊框率和準確性提升。 醫療需求推升技術更迭 不斷攀升的醫療成本正在成為醫院、診所和服務供應商的沉重負擔，因為他們需要確保為患者提供高品質的服務，同時更有力地控制成本。提高臨床治療中的患者流量是一種有望借助運算技術發展控制成本的途徑。與此同時，放射科醫生也強烈要求大幅提高醫療超音波、CT掃描器和其他類似設備等醫療成像設備的影像輸出畫質。 發揮人工智慧(AI)及其分支機器學習(ML)的作用，並將使用深度神經網路的ML方案用於輔助診斷和效率的提升，也是頗有前景的方法。這樣就能依靠新型晶片元件大幅增強的運算功能與演算法進步來改善畫質、組織識別、分類以及器官分割準確率，進而簡化臨床工作流程。 在各種臨床處理過程中，醫療診斷成像是發揮這種先進的運算技術的主要過程之一，因為聲波技術侵入較輕微且不涉及輻射。此外，與CT和MRI等其他方式相比，它的使用更普遍、成本更低、速度更快且尺寸更小。儘管過去數年裡已取得重大進步，但雖透過使用更快速的平行運算和AI演算法，診斷品質、準確度和速度仍有較大的提升空間。 本文針對醫療超音波設備製造商(OEM)介紹如何提高成像畫質、速度和準確性；與此同時，本文還介紹如何與深度學習演算法結合使用，並借助產品改善。對於本文的目標受眾(如開發醫療超音波成像系統的架構師和科學家)，本文也介紹開發生產力的工作流程。 在過去二十年裡，兩種用於獲取和處理醫療超音波影像的新銳方法被研發出來—合成孔徑成像方法和平面波成像方法。這兩種方法與當前的順序慢速超音波成像方法截然不同，因為後者每次只能採集一行影像。新方法則可使用超音波穿透整個成像區域，因此一次發射就能重建完整的影像。成像速度達到每秒數千訊框。與這樣的訊框率同時實現的，還有全新的成像可能性，如更強的聚焦和穿透、向量流成像、功能超音波、超高解析度成像、高速心臟成像與量化等，同時可提升十倍的定量測量精度。 快速成像方案產生了比傳統成像高出幾百倍的處理需求，因此到目前為止阻礙了這些先進成像方法的實現。本文介紹了處理元件和新開發環境如何即時輕鬆實現這些先進的成像方法。如賽靈思(Xilinx)Versal自我調整運算加速平台(ACAP)元件與Alveo資料中心加速卡可部署在工作站或伺服器上，是實現SA和PW方法的硬體選擇。 與傳統的順序超音波成像相比，SA和PW成像方法具備一系列的優勢。主要在於採集的資料集完整，而且聚焦可在處理中合成，而非在採集過程中完成。因此，在發送和接收過程中都可以動態聚焦資料，獲得成像區域上的理想解析度，而傳統成像只能在發送焦點上實現最佳聚焦。這種功能被證明能提高體內成像畫質並增強穿透深度。 由於採集的資料集完整，這些成像方法也開啟追溯處理的廣泛應用。持續完整的資料獲取對成像也有很大幫助，其有利於不間斷地全向追蹤運動中的結構和血液。這樣能將速度估算精度提高十倍，還能估算速度向量；而長時間的觀察也有助於在腦功能成像中檢測較低流速。此外，資料流敏感度也提高，因此能檢測較低流速；而高訊框率則有助於檢測組織彈性和進行剪切波成像。 這些成像方法已與超音波造影劑結合使用，透過追蹤氣泡穿過最小血管的運動執行，以獲較高的超音波解析度，進而能夠區分尺寸小至10微米的結構。 因此，使用SA和PW超音波成像方法有助於開發全新的超音波應用，為提高運動估算的解析度、對比度和準確性鋪路。然而，成功實現即時應用依然被需進行的大量運算限制，但現在透過使用本文介紹的可編程設計元件及開發平台，該問題已迎刃而解。 一窺超音波成像採集流水線 採用壓電式轉換器的超音波系統將電傳輸脈衝轉換成超音波脈衝，並從電子訊號中接收超音波回波脈衝。這種轉換器採用大量壓電元件(32個到192個)，可以根據所需的不同研究提供不同的形式和功能。最常用的B模式規格掃描線配置包括：(a)線性、(b)曲線、(c)梯形、(d)扇形和(e)放射狀。參見圖1。 圖1　常用B模式格式的掃描線安排 轉換器有以下選擇：線性陣列，能在更深層面實現身體和器官的表面區域成像；曲線和梯形形狀，用於腹部器官和產科掃描；扇形形狀，用於心臟成像(通常透過肋骨之間的狹窄聲學視窗進入)；放射狀，用於血管內成像。 在繪製二維(2D)影像時，接收到的回波幅度與亮度(B模式)和回波穿過組織深度的時間有關。B模式使用多行成像，影像中每行用一個脈衝-回波序列產生，最終為被診斷的器官生成最終的解剖截面圖。有鑑於具體超音波轉換器的多個參數，可將超音波處理描述為一個多步驟序列，根據選定模態的功能，構成資料處理的單或多個並行流水線。 流水線示例如下所述：生成調製超音波脈衝，頻率取決於探頭類型、治療方法和成像模態類型。或是可激發轉換器的電以傳輸調製波，激發可包括發送器上的波束成形，進而選擇性發射聲波(Selective-in-sonification)、生成虛擬源，以及生成特定波前(球面波、平面波等)。 而轉換器亦可接收超音波觸及器官返回的回波，並轉換成電子訊號(RF資料)，同時用時間增益補償均一化遠近回波，以便進行統一處理。同時，可針對接收訊號進行數位化處理，以透過波束成形，將接收到的訊號聚焦在特定深度，並使用來自多個單元的資料重建掃描線。 至於非線性(對數)壓縮級將回波動態範圍與人感知動態範圍進行匹配，也可透過插值創建表示物理尺寸的影像。此外，用於完成下列功能的其他數位訊號處理層級包括： ·減輕雜訊 ·消除像差 ·降低干擾 ·消除掃描線偏移 ·降低散斑 ·提高解析度 ·增大測量距離 ·銳化邊緣 ·減少偽影 SA/PW成像原理解析 在傳統的超音波成像中，首先將發射聚焦的超音波場域，然後用探頭的全部單元接收來自組織的散射訊號；接著使用影像中點到接收單元的幾何距離確定接收聚焦。將其表達成深度的函數即可實現動態化，進而確定最佳接收聚焦。然而，發送焦點被限制成單獨的發送焦點，影像只能在該深度上實現最佳聚焦。 這種局限性在SA成像和PW成像中得以緩解，此時成像透過發射一系列球面波或平面波來完成，如圖2所示。 圖2　SA成像(左)與PW成像(右)圖解 在圖2中，第一列所示是發射的球面波或平面波；第二列所示為每次發射產生的波束成形低解析度影像；最後一列是將所有低解析度影像按相位求和得到的高解析度影像。 接收聚焦方法與常規的成像方法相同，但發送聚焦是透過結合多次發射得到的資料進行合成。這就使發送聚焦具有動態性，能夠獲得穿過影像深度的最佳聚焦，進而強化整個影像的對比度和解析度。聚焦的具體做法是運算從發送來源出發，穿過成像點再返回接收單元的幾何距離。接著，再從接收到的轉換器訊號選取資料，針對樣本數值進行插值後求和。這個求和操作也稱為相複合，尤其是在PW成像中。除了發送來源到成像點間的距離略有差別以外，SA成像和PW成像的距離計算相同。因此，兩種成像方法可使用相同的處理架構。 次要優勢在於發射次數與成像行數無關。傳統方法必須完成200次發射才能採集完整的高解析度影像，而SA成像和PW成像需要完成的發射次數要少得多。一般情況下，1到8次發射即可完成成像流、執行10到30次就能完成較佳的B模式成像，因此可提供較高的訊框率，進而產生前述提到的諸多優勢。具體如圖3所示，該圖表示一定發射次數下，成像對比度與以波長為單位的成像深度之間的關係。若數量越小越好，因為這說明圍繞主峰的旁瓣數量少；而增加發射次數能夠增大對比度，但12次發射後不再進一步提升。在本示例中，這決定了對比度和訊框率之間的最佳權衡取捨。此外，4到8次發射也能提供良好的對比度，足供要求較低的成像流使用，因而有助於提高訊框率。 圖3　使用以λ/2為間距的192元線性陣列探頭，一定發射次數下成像對比度與以波長為單位的成像深度之間的關係 兩種成像方法只需要少量發射就能在整個興趣區域內持續成像，是成像流的選擇之一。此外，上述成像方法還能在各方向上持續追蹤移動物件，專為估算主動脈中的血流、檢測組織的運動與彈性，以及實現較低速流檢測而開發。這是因為有連續資料可用，同時透過使用更先進的濾波器來分離流和組織，得到的影像不僅具有更高的動態範圍，且對低速流的靈敏度也有所提高。 影像實現獨立運算 在SA/PW系統中持續完成的波束成形操作次數由下列公式決定： 其中Nl是影像行數，Ne是接收元數，f0是轉換器中心頻率。採樣以探頭中心頻率的四倍頻率進行，透過強化奈奎斯特採樣，實現線性成像。因數k是用於成像的時間分數。為大幅提高訊框率，k值大約在0.8到0.9之間；但如果為降低處理需求而使用較低訊框率，也可以選取非常小的值。 典型取值如Nl=200、Ne=192、k=0.8和f0=5kHz，每秒完成614千兆次運算。一般情況下，完成一次波束成形運算包括運算聚焦延遲、變跡值，最後對樣本值進行插值，並將其與來自轉換器其他單元的數值相加。總體上，每次波束成形運算需要完成30到100次運算，全即時SA成像和PW成像每秒可完成太次運算。與常規系統相比的不同之處在於，完整影像是一次性重建，而不是每次脈衝發射繪製一行，而且出於這個原因，此類系統中的運算量也提高Nl倍。主要優勢在於影像中的各點都能獨立運算，因此，處理在本質上擁有並行性，適用於FPGA實現方案。 受處理資源的限制，PW成像和SA成像直到最近才得到採用。現在由於Versal ACAP等新興嵌入式處理平台的推出，即時實現此類技術才變得切實可行。 插值為影響成像產生關鍵 獨立單元往往以λ/4的速率進行採樣，這符合奈奎斯特(Nyquist)定律，但不足以實現極低延遲。插值是一種補償缺失點的簡便方法。插值器的品質是減輕「虛擬」樣本產生負面影響的關鍵因素。此外，插值器也是對運算能力要求極高的一項功能。在圖4中，部分插值器使用它們的PSF等等值線圖進行比較，等值線間距離為6dB，直至-60dB。合成孔徑使用FieldII模擬器對3.5MHz線性陣列128元探頭進行模擬，採用λ/4採樣，每128單元作為一個發射器。 圖4　用於128元線性陣列探頭插值方案的點擴散函數 圖4所示為插值效果。左上圖所示為在樣本之間使用線性插值時的點擴散函數。右上角所示的是採樣頻率提高10倍與線性插值相結合時的interp函數。左下角是採用樣條插值的情況，右下角則是使用了分段三次Hermite樣條插值多項式pchip。只為樣條函數和interp函數獲取合適的旁瓣，這體現插值對高品質成像的重要性。 合成孔徑/平面波成像使用軟體面臨挑戰 SA成像和PW成像面臨的根本挑戰在於，如何就每秒產生的資料量與特定處理成像流水線中的可用算力進行平衡。超音波成像系統可劃分為前端(FE)、影像成像器(IF)和後端(BE)。FE負責管理轉換器、發送脈衝生成(TX)、接收類比訊號(RX)和TX/RX相位開關矩陣(SM)的硬體方面。影像成像器負責波束成形，有時該功能也被分配到FE。BE負責增強影像，將其從聲學掃描網格轉換為顯示網格，然後進行渲染和顯示。近期，IF和BE通常直接使用原始資料在軟體中進行結合。這種方法需要多條一般使用PCIe的高速傳輸通道，用來將原始資料傳輸到搭載高性能CPU和GPU的工作站。由於多條傳輸通道、緩衝存放區原始資料、向CPU快取和GPU板載記憶體傳輸資料等原因，從FE向BE傳輸大量資料會造成額外的時間延遲。對於擁有128條通道的高階系統來說，在40MHz RF取樣速率下運行，且每樣本以12位元進行編碼，並以1540m/s聲速，在7.7cm深進行軸向成像，每個TX脈衝事件產生的原始資料大小是2,212MB。 如果要實現更高解析度，使用快速成像以每秒15,400次的頻次重複脈衝，產生的資料傳輸量為18.8GB/s。就算是PCIe Gen3x16這樣可提供約12GB/s傳輸速率的整合模組，也無法滿足BE所需的傳輸速率。BE必須將原始資料的儲存速度和傳送速率提高數倍，才能將資料提供給CPU進行控制，同時提供給GPU進行演算法處理。由此引發的時間延遲程度也會限制即時性能。這就需要高速傳輸巨量資料，並在可能的情況下儘早處理資料，以減輕資料負擔。 ACAP促SA/PW成像性能提升 超音波系統本身較適合採用異構運算架構。FE是高度模擬的，如圖5所示。Versal ACAP則用於模擬前端(AFE)控制和資料(RF資料)儲存。 圖5　FE簡化原理圖 Versal ACAP可提供LVDS，負責接收來自AFE的輸入資料，為資料泵和資料獲取提供正確的時鐘與設置，管理發送器的啟動與TX和RX之間的開關。所有這些階段都需要在主類比硬體與Versal ACAP中的可編程設計邏輯之間進行高強度交互作用。這並非易事，但ACAP是解決它的良好選擇。超音波流水線的剩餘部分則用於處理採集的RF資料，而圖6則專注於波束成形流水線。 圖6　用於SA成像和PW成像的波束形成流水線 波束成形是高度並行的演算法。在波束成形器內形成影像的每一步都可以描述成一個資料流程操作，其中分階段處理RF資料，每個階段隨後流入到下一階段。在運算架構中，資料流程由節點構成，形成按佇列連接的圖形。資料流程模型提供流水線並行性，圖形表示的是應用流或程式流，節點表示對資料應用的函數。 圖6所示的是波束成形，方框表示處理階段(操作)，線條表示連接器，其中兩個灰色塊表示迴圈("for_loop")。 資料流程能將資料細分，進而將運算流程劃分為並行流，如圖7所示，進而大幅提升性能。 圖7　資料流程圖的橫向劃分(迴圈展開) ACAP架構實現SA/PW成像資料流程 在傳統微處理器上實現超音波模態資料流程會產生與並行性和資料輸送量有關的問題。350fps下「B-模式」需要大約6.08 Gmult/s的延遲和變跡值運算量。樣本插值需要的運算量在12.17Gmults/s，波束成形器需要的運算量大約在3,028Gmult/s。它類似於僅有30fps的「流模式」，所有運算都透過單精確度浮點運算完成。 一般來說，這樣的運算量難以在嵌入式平台上實現，至少需要高性能桌上型電腦或是電腦叢集。在表1中，便將CPU的理論峰值性能與上述要求進行比較。 此外，在從DDR記憶體(DRAM)向處理器傳輸大型資料叢集(如本應用所示)時，大量資料超過快取極限，導致與其他核心干擾相關的額外限制因素，理論上來說，性能下降幅度最高可達10倍。參見圖8。 圖8　使用快取的傳統多核心架構 如果驗證過諸如SA和PW等運算密集型問題的基本演算法本質，則有一個更好的選擇。SA和PW波束成形適合用線性代數運算來表示。掃描線可以由一個向量、一組帶矩陣的掃描線、一組帶矩陣或立方體的轉換器掃描線，或一組帶立方體向量的發射集表示，具體參見圖9。這類表示屬於張量，如同深度神經網路使用的類型。 圖9　SA與PW波束形成的張量表示 若使用具備下列重要特性的架構，能夠高效運算張量、內積、外積、向量-矩陣相乘、矩陣-矩陣相乘、濾波器、卷積和離散傅里葉變換： ·以棋盤格(拼圖模組)結構組織的同構處理器單元集合 ·一套用於連接處理器單元的開關網格；該開關網格是用資料路徑連接及可編程設計開關構成的規則結構 ·用於編排資料流程的控制器 ·演算法的局部開發，即資料移動通常限制在相鄰處理單元範圍內 ·使用流水線技術實現處理器單元的高利用率 如Versal ACAP採用使用拼圖模組的AI引擎架構，能夠滿足上述要求。拼圖模組中的處理單元採用單指令多資料(SIMD)和超長指令字(VLIW)架構。參見圖10。 圖10　AI引擎陣列 AI引擎整合一個標量單元、一個向量單元、兩個負載單元、一個儲存單元和一個記憶體介面。標量單元則整合一個32位標量RISC、一個32×32位標量乘法器，同時可支援正弦/餘弦、平方根、平方根倒數等非線性函數。向量單位整合：512位元向量定點/整數單元和單精確度浮點向量單元，均支援多個向量通道上的併發運算。每個AI引擎內建專用的單埠16KB程式記憶體。 每個AI引擎方塊圖內建32KB資料記憶體，其劃分為八個單埠組，允許每個時鐘週期最多八個並行記憶體訪問事務。 此外，資料記憶體還內建DMA邏輯，可支援輸入到本機存放區器的傳入流，從本機存放器向外輸出的傳出流，以及本機存放區器中的緩衝流。透過支援二維跨越式存取，任何AI引擎都能存取各方向上相鄰AI引擎方塊圖中的資料記憶體，進而允許單個AI引擎存取高達128KB的資料記憶體，每週期存取四個記憶體模組，頻寬超過1太位元組/秒。參見圖11。 圖11　AI引擎方塊圖 從運算角度，每個AI引擎方塊圖都具備乘法-累加處理能力，如圖12所示。 圖12　以週期計的乘法-累加性能 「B-模式」的性能要求估計在3,200 Gmult/s左右；因此根據圖12，在1GHz下，每個方塊圖能夠每週期執行8MAC，因此需要3,200/8=400個方塊圖。 從宏觀上看，AI引擎能夠實現SA和PW中資料流程演算法所需的所有不同結構。作為參考，在圖13中，除了AI引擎以外，Versal ACAP整合的特性還包括一個標量引擎、自我調整引擎(可編程設計邏輯)、智慧引擎(由AI引擎和DSP引擎共同構成)以及一個可編程網路單晶片(NoC)。 圖13　Versal ACAP原理圖 雙核心Cortex-A72 64位元處理器用於託管作業系統(如Linux)以及執行與控制超音波處理有關的任務。該處理器為連接、編排和更新提供所需的一切功能，還為超音波採集所需的數位訊號處理提供豐富的基礎設施。 自我調整部分(可編程設計邏輯)負責一切與採集有關的功能，其中包括控制AFE、發送器，解調來自轉換器的I/Q訊號。此外，它還能為特定任務加速並對已採集資料從記憶體到AI引擎的傳輸進行管理。 如Versal ACAP的可編程設計NoC是一種完全整合的高速全獨占式縱橫開關，用於管理SA成像和PW成像所需的高頻寬。NoC的作用在於實現對全高全寬PL的無縫記憶體映射存取，以便連接元件上需要使用大量資料的區域。它能夠： ·針對DRAM實現共用設備存取 ·在PL之間建立連接 ·對AI引擎陣列進行記憶體映射存取，以便進行追溯和調試 ·在PS、PL和AI引擎陣列之間建立連接 ·在PS和DDR記憶體之間建立連接 程式設計用於SA/PW成像AI引擎 AI引擎程式由使用C++編寫的資料流程圖規格構成。該規格可以使用專用編譯器編譯並執行。資料流程圖由節點和邊緣構成，其中節點表示運算核心函數，邊緣表示資料連接。 資料流程圖的核心在資料流程(無限長的類型值序列)上運行。這些資料流程可以被分解為單獨的方塊圖，而這些方塊圖由核心進行處理。核心消耗輸入資料方塊圖並產出輸出資料方塊圖。此外，核心還可以逐樣本地存取資料流程。 AI引擎核心是一個指向VLIW向量和標量處理器的C/C++程式。 包括記憶體通訊和串流通訊在內，存在多種可能的通訊配置，它們都是SA成像和PW成像的必要構建方塊圖。參見圖14。 圖14　AI引擎通訊結構 消耗輸入資料方塊圖的核心被稱為輸入視窗，產出輸出資料方塊圖的核心被稱為輸出視窗。二者由AIE編譯器根據資料流程圖連接自動完成推斷。 核心接收類型資料的輸入流或輸出流作為參考。PS可用於動態載入、監測和控制在AI引擎陣列上執行的資料流程圖。AI引擎架構和編譯器彼此配合，提供程式設計模型。兩個流連接能夠以透明方式共用同一物理通道，前提是它們的總通道占用率未達到100%。除了在AI引擎的處理器單元上運行以外，核心也能指定核心在PL上運行。圖15所示的是SA成像和PW成像的概念圖。A區方塊圖將PL連接到B區的PL核心方塊圖，後者又流到C區的核心，進行延遲運算。一套核心隨後並行啟動並交替執行，交替的核心數決定並行程度和加速程度。隨後，波束成形核心產生實體其他內部核心，用於D區方塊圖所示的內部運算。E區核心將波束成形資料流程到DDR記憶體。 圖15　SA和PW波束形成器的完整資料流程圖結構 合成孔徑成像與平面波成像技術可以使用Versal ACAP與AI引擎以及相關的軟體框架實現，為此類先進的超音波模態提供單晶片實現方案。對於先進的超音波系統，則可以使用單片以上的Versal ACAP，借助128個轉換器實現高達2,000訊框/秒的良好性能。 (本文由賽靈思Xilinx提供)

5G市場已經布建一段時間，許多手機廠今年開始量產毫米波裝置，雖然受疫情影響而延緩，但羅德史瓦茲業務協理程世豪表示，仍預期未來三年其CAGR會成長超過30%。手機與網通的發展受到5G推動，終端產品在Sub 6GHz及毫米波(mmWave)兩種頻段的訊號測試需求應運而生。程世豪指出，其中Sub 6GHz的測試方式與傳統方式大同小異，技術上並不困難。然而高頻的毫米波測試難度與成本皆高於Sub 6GHz，因此需要採用非訊令(non-signal)測試，便能縮短測試時間並且降低成本。 羅德史瓦茲業務協理程世豪表示，5G市場已經布建一段時間，許多手機廠今年開始量產毫米波的相關裝置 為了提升訊號的測試效率並降低成本，羅德史瓦茲針對5G訊號測試提出的CMPQ解決方案，藉由硬體設計與軟體操作執行一對多的測試，一台測試儀器可以同步測量4個待測物，大幅減少測試時間。一般而言，一個裝置的訊號測試時間是70~73秒，而此方案測試4個裝置只需86~89秒，即可產出符合3GPP規範且可追溯的測試報告，使得5G手機的生產線運作更加流暢。 CMPQ方案的設備包括測試主機、訊號隔離箱、相關硬體配件，以及可搭配使用的測試軟體，期望提供廠商5G訊號測試所需的一站式服務。測試主機整合中頻訊號及高頻訊號的測試功能，執行高頻測試時，使用短距離的RF cabling以降低量測風險，且考量到手機設計時為了提升訊號覆蓋率，一支手機最多可能使用三組天線陣列，因此此款測試主機能同時連接三個無線寬頻頭端設備(Remote Radio Head, RRH)進行訊號測量。透過快速精準及成本較低的方案，可達到加快5G手機量產的目標。

芯科科技(Silicon Labs)日前宣布保護物聯網 (IoT) 裝置之尖端硬體和軟體技術已獲得PSA Certified和ioXt聯盟 (ioXt Alliance) 的第三方IoT安全認證。9月9日將推出的Silicon Labs新型EFR32MG21B 多協議無線SoC中，即包含獲得PSA Certified 2級認證的Secure Vault 。EFR32MG21B是首款獲得PSA Certified 2級認證的射頻IC。該認證是基於Arm共同創建的全面性保證框架，有助於IoT安全的標準化，解決安全障礙，以利產品上市。 任何使用Silicon Labs xG22和xG21B的裝置製造商都可利用Silicon Labs ioXt的認證，大幅減少ioXt裝置級別的認證時間和精力 Arm首席系統架構師暨研究員Andy Rose表示，從微型低功耗感測器到高性能IoT裝置，晶片都必須內建安全機置以確保穩固的安全基礎。 Silicon Labs深知此一重要性，因而為大規模部署的物聯網市場提供安全可靠的SoC，強化可擴充軟體之攻擊防護，並藉由PSA Certified 2級認證之取得，確保客戶獲得可靠的保護。 Silicon Labs資深副總裁暨物聯網產品事業部總經理Matt Johnson認為，由於威脅不斷演進，要求對IoT產品開發人員隨之進化將會帶來挑戰 ，尤其是在低成本，資源受限的IoT產品上。在互聯互通的世界中保護物聯網產品是必要的手段，因為客戶數據和基於雲端的商業模式逐漸成為駭客攻擊且代價高昂的目標，而對物聯網安全要求也迅速成為法律要件。 Silicon Labs的 xG22 Thunderboard和EFR32MG21B開發套件也獲得ioXt聯盟的 SmartCert安全認證，該聯盟被公認為IoT安全的全球標準。因為ioXt聯盟允許證書的繼承使用，因此任何使用Silicon Labs xG22和xG21B的裝置製造商都可利用Silicon Labs...

根據TrendForce旗下光電研究處表示，2020年初原預估將有10款以上高階機種可能搭載3D感測方案，有望帶動3D 感測用VCSEL(3D感測模組中的發射器元件)總產值至14.04億美元。然新冠肺炎疫情重挫全球手機出貨表現，加上近年印度消費市場拉升中低階手機的需求量，進而減緩手機品牌廠推動高階機種導入3D感測方案的速度。推估2020年行動裝置 (手機與平板電腦) 搭載3D 感測用VCSEL總產值將下修至12.07億美元，年成長12%。 TrendForce分析師吳盈潔表示，目前3D感測為手機品牌廠旗艦機在規格競賽中的重要指標，主要應用於後鏡頭，功能包含測距、圖片虛化效果、3D物體識別、空間建模與擴增實境，未來將進一步搭配5G傳輸功能，成為高階機種的標準配備，預計2021年3D 感測用VCSEL總產值將上看18.42億美元，年成長達53%。 目前3D感測主要供應商為ams、Finisar、OSRAM、II-VI、Lumentum、SONY、全新、光寶、宏捷科、穩懋等。目前應用於消費性電子產品市場的3D感測方案，包含結構光、飛時測距(ToF)、主動雙目視覺等功能，其中飛時測距(ToF)使用範圍廣泛，且具有反應速度快、識別範圍大等優勢。 目前蘋果(Apple)與三星(Samsung)已分別在iPhone、iPad Pro等產品，以及S20+、S20 Ultra 5G等機型採用飛時測距功能，直接式飛時測距更具備省電的優勢，未來若結合5G傳輸，以擴增實境搭配手勢控制，將進一步強化互動式體驗效果。另外，3D感測方案也可透過擴增實境進行室內陳設，或作為房屋改建、空間增建的設計基礎；甚至進一步與遊戲整合，預期將有機會透過異業合作帶來另一波商機。