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技術探勘

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定義/邏輯驗證精準又簡單 客製化指令加速特定領域應用

隨著從邊緣設備到雲端服務的應用需要處理越來越多的數據,現今對於SoC運算能力的要求也越來越高。此外,系統也必須在非常短的時間內對這些數據(聲音、影像、動態影片、光學雷達、紅外線雷達以及聲納等)進行分析、處理並在一定時間內採取相對的回應。儘管這些應用對硬體常要求大量的運算能力,但它們卻也同樣受到功耗和成本的限制,而一般標準的CPU通常很難滿足這些要求。如果想在特殊的應用或演算法上加快運算的速度,SoC需要一種更好的方法來達到這些目標。 客製化指令加速運算 在運算加速的方法和演進中,主要可以歸納成三種方式。一種是透過外部的硬體加速器,最好的例子之一是加密引擎;第二種是指令集架構(ISA)的標準擴充集,例如RISC-V ISA中的M、P和V擴充集;最後一種是用戶自定義的客製化指令,如RISC-V ISA開放給設計工程師添加他們自己的客製化指令。 表1比較了這三種類型的運算加速。可以看到自定義的客製化指令沒有啟動延遲(Start-up Latency),同時擁有指令專有的優勢,並能夠共用較多的硬體資源來節省大小。在過去將新的指令整合到現有的標準CPU IP較麻煩的是設計流程。這種整合除了要求設計工程師要了解CPU的架構和其工具鏈,以便有效地定義所需的指令之外,工程師更要了解如何將新設計的邏輯電路整合到現有的SoC、仿真和驗證的流程中。廠商如晶心科技提供的Andes Custom Extension(ACE)和客製優化指令開發工具(COPILOT)之EDA等級的客製化指令開發工具來幫忙客戶解決這些問題,使設計工程師可以快速依照他們的需求定義客製化指令,而ACE和COPILOT支援晶心RISC-V V5全系列的核心。 如果將數據密集型運算的加速加以分析,可以將其分為兩部分:數據I/O和運算加速。針對第一部分,設計工程師可以用適當的DMA引擎加上Double Buffers,以減少將數據傳送到加速單元或從加速單元傳送出的等待時間。第二部份運算加速則可以用ACE開發自定義的客製化指令來增強效能,例如定義一個指令來完成矩陣卷積或兩個64×8向量的內積。另外,ACE還可以從CPU生成客製化接口,來控制現有的硬體引擎進行快速的資料交換,例如,在一個週期內向外部硬體引擎發送90位元的訊號。 在這邊也列舉了三種典型的演算法來展示客製化指令所帶來在效能及功耗上的改善。表2列舉了有限脈衝響應(FIR)過濾器、32位循環冗餘校驗(CRC32)和三重數據加密標準(3DES)這些演算法。他們透過ACE添加客製化指令後,得到從20倍到300倍不等的效能提升及功耗降低。 ACE流程設計指令簡易 在ACE的流程設計指令,工程師只需要提供少許的資訊,例如指令名稱、屬性、客製化的硬體資源、運算本身的C語義以及ACE其他和客製化指令相關的參數。ACE自動整合開發工程師所提供的Concise Verilog,該Verilog只需提供客製化指令本身的邏輯而不必擔心與CPU Pipeline相關的接口訊號和控制邏輯。像晶心EDA等級的COPILOT工具會依照這些資訊自動生成擴展的RTL、高精確的模擬器以及工具(編譯器、彙編器/反彙編器和調試器);這些擴展元件和基礎元件結合後,就產生一個新的CPU及其所有相關工具。此外,COPILOT可以產生測試環境來交叉檢查擴展的Instruction Set Simulator(ISS)和RTL,以幫助工程師驗證其設計的客製化指令邏輯是否正確。 COPILOT因為與晶心Eclipse-based的Integrated Development Environment(AndeSight IDE)高度整合,開發工程師可以容易地利用AndeSight中的現有提供給標準RISC-V的功能,這些包括高精確的模擬器、程式的編譯、除錯和軟體效能Profiling工具,來在新產生的RISC-V核心上更快進行應用軟體的開發和驗證。 ACE提供的多種功能可以讓工程師設計適合其特定需求的客製化指令,例如ACE支援單週期或多週期的純量(Scalar)指令、For循環或Do-while循環的向量(Vector)指令、以及可立即Retire並在後台持續執行客製化指令的Background選項。此外,ACE支援多種Operands類型:(1)一般CPU都有的標準Operand,像是Immediate、通用暫存器(GPR)和從CPU存取的Baseline Memory;(2)具有任意寬度和數量的客製化暫存器(ACR)、客製化記憶體(ACM)和客製化端口(ACP),以及(3)隱含Mnemonic在指令中的Operand,進而減少客製化指令所需要的編碼空間。另外,根據設計工程師在ACE Script中定義的資訊,ACE會自動決定分配Opcode,然後生成新的工具和SystemC的模擬器。ACE也提供可以優化硬體資源的邏輯共享選項,並自動產生用於模擬時的波形控制文件。而COPILOT自動生成並整合Concise Verilog的邏輯包括指令解碼、Operand Mapping、Dependence檢查、輸入參數的對接和輸出參數的更新等。 ACE開發流程如圖1所示。如果開發工程師己經確定應用軟體中需要加速的代碼,就可以直接定義ACE指令來替換此段代碼。接下來,設計工程師再用Profiling評估新客製化指令增加的效能,以確定其是否已達到所需的週期預估值。如果目標尚未達到,則重複進行此步驟,直到帶有客製化指令的應用程式達到預定的目標為止。一旦應用程式已經達到預期的效能,設計工程師就可以進到下一步去實現ACE客製化指令邏輯的RTL,並進行評估以確保最終的功耗、效能和面積滿足整體系統的要求。如果沒有,則可以透過再次分析應用程式並以添加或修改客製化指令來重複之前的步驟,直到滿足所有的條件為止。 圖1 ACE開發流程 透過設計客製化指令來減少執行週期,除了可以提高性能外,還可以進一步降低功耗。因為多條指令需要多次重複執行獲取、解碼和退出的運算過程,而客製化指令僅需執行一次獲取、解碼和退出週期即可。此外,透過設計專用的邏輯電路來執行客製化指令也能更加優化功耗。 設計ACE指令相當簡單。如圖2所示,ACE定義文件madd32.ace Script提供設計一道客製化指令所需的資訊:「insn」、「Operand」、「csim」和「Latency」。在這個例子中,ACE Script包含客製化指令的名稱「madd32」外,它也列出客製化指令中Operand的名稱和其屬性:輸入、輸出、輸出入、通用暫存器或immediate等;另外它還包括客製化指令在執行過程中所需週期的估計值,而此文件還用C語言來描述客製化指令集在模擬器csim會需要的指令語義。ACE也會自動生成如圖2中的Intrinsic Function「acc_madd32()」。此外,ACE設計者只需要在Concise Verilog的//ACE_BEGIN和//ACE_END之間提供客製化指令本身的邏輯,即可不必提供流水線控制、ACE和CPU接口等細部的電路邏輯,這些都會由COPILOT自動處理。在原來的應用程序代碼(如圖3代碼所示)中,本來用於執行演算法的C代碼中的For循環可以用新的函數「ace_madd32()」以及Operand來替換。 圖2 ACE...
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組織化分析資安風險 聯網工廠拒當駭客天堂

讀者是否準備向駭客支付數十萬、甚至數百萬美元的贖金來解鎖自己的檔案?根據Malwarebytes Labs在2019年1月23日發表的《State of Malware》資安報告顯示,惡意程式的開發者從2018年下半年已經開始將鎖定的攻擊對象從消費者轉向公司行號,因為從企業收到贖金的機會遠高過個人受害者。企業在過去一年偵測到惡意程式的比率大幅增加,達到79%—而其主要原因是後門、挖礦程式、間諜程式,以及資訊竊盜等程式增加所致。 工控設備迎數位時代喜憂參半 為何會出現這樣的情況?數位時代持續開創新的可能性。企業領袖不斷發掘新的創新機會,但這樣的創新也伴隨許多挑戰。企業領袖面臨其中一項最艱鉅的挑戰,就是網路的安全風險,而這方面需要針對組織架構推動有別於傳統的變革。推動這樣的變革需要對注入新文化以及採行新的商業流程,藉以因應系統以及生命週期方面的複雜難題。 各界正快速採用各種新型邊緣智慧裝置,這些會產生與轉換資料的裝置也促成系統複雜度疾速攀升。這種資料極具價值,因為主管者是根據這些資料做出決策,所以資料越明確與精準其價值就越高。然而要實現這樣的價值,涉及過程極為複雜。需要適合的基礎設施,加上能即時取得與解讀資料,進而讓人員能在時限內做出決策。這樣的需求帶動聯網世界的發展,在工業自動化領域的實現成果就是聯網工廠—各種裝置透過分散式網路相互連結,並藉由即時取得與解讀資料來創造價值。 工業4.0的大趨勢為創新打開了許多機會,而工廠控制系統也變得更敏捷、更精準、且更有效率(圖1)。因應網路攻擊的風險,確保資料的有效性,以及根據資料做出決策,這些關鍵元素都攸關聯網工廠能否獲得有價值的成果。由於發動網路攻擊的動機和資產價值成正比,因此因應風險的任務絕非易事。考量到網路維安的複雜性,以及必須從系統層面應付網路安全風險,為此企業主管紛紛尋求參考解方。 圖1 現今的工控系統面臨資安風險,因此建構安全聯網為首要之務 各國機關制定的新安全標準都列出這方面的指引,其中包括國際自動化學會(ISA)以及美國國家標準技術局(NIST)在內的主管機關。雖然各地區採行不同版本的標準,但這些標準的規範的方向大致相同。不過它們只能解決一部分的複雜問題,其提供的指引規範了如何評估風險,以及應採行哪些方法來因應風險。不過若想要成功實現安全的聯網工廠,還需要對整個組織進行徹底的整頓。 要建構安全聯網工廠,組織必須有能力解讀技術標準以及建立安全基礎設施。解讀相關安全標準,適切地因應網路安全風險,進而規範出相關的安全要求。發展關鍵的安全基礎設施,藉以在產品生命週期全程管理資產,才足以因應持續變遷的威脅環境。在邁入嶄新的聯網時代之際,組織必須由上至下推動商業流程。而這樣的策略將讓產品開發團隊能做出安全方面的取捨,以及擬定產品安全要求,藉以因應系統以及生命週期方面的複雜難題。 保護聯網工廠潛藏挑戰 要在複雜營運技術(OT)環境中維護安全,已經衍生出許多特殊的挑戰,而這些難題往往無法用標準的資訊科技(IT)解決方案加以解決。環境中現存的OT裝置,其資產價值、優先順序,以及限制都和IT環境截然不同。在IT環境中,各界關切的重點都是確保信心;然而對於工廠而言,優先順序最高的通常是資料的可用度。此外,這些安全解決方案未來建置的系統中,將會充斥各種高度受限制的產品,其生命週期大多會超過20年。因此對於工廠資產而言,包括優先順序和相關限制,這些因素需要特殊的技能和流程加以因應,以及研擬出適宜的產品安全要求。然而這些技能與流程往往超出傳統IT組織的能力範疇(圖2)。 圖2 威脅模型分析流程 要推行諸如保護OT環境這樣的系統性措施,首先須辨識出高價值資產、評估這些資產面臨的風險、以及在營運的範疇內針對安全適切取捨。由於面對高度受限的環境以及特殊的營運設計,因此並不是所有安全風險都能在裝置層面成功克服。定義出的系統層級策略能指引專家做出適合的安全取捨。要執行威脅模型分析有許多途徑,但組織必須針對所有新的發展情勢調適出適合的流程。 威脅模型分析的主要目的,是促使人員針對安全取捨進行討論,最終歸納出安全要求和規範。為此,可以根據營運的概念作為基礎,界定出關鍵資產,以及將系統拆分成較小的單元。之後,團隊可以開始運用成熟的方法來找出安全威脅與防禦弱點,以此作為初期的威脅模型。根據這樣的模型,即可建立安全降險措施(Mitigation),以及討論各種取捨作為。由於營運概念應考量整體系統設計,因此所有人都應參與這些取捨的討論。最終,在元件層面尚未排除的安全威脅都必須在較高的層面加以紓解,或視其為可容許的風險。採用標準流程進行威脅模型建構以及風險分析,有助於歸納出適宜的安全要求。 組織著手建構聯網工廠 為因應OT面臨的網路安全威脅,組織必須擬妥策略,進而採取措施建構聯網工廠。想要成功排除網路安全威脅的複雜性,通常都需要進行組織革新。在產品團隊中納編安全專家是邁向正確方向的一步,但光這麼做,組織還不足以掌握下一波工業革命的潮流。組織必須從最高層面著手,在整個企業環境推動與促成文化變革。這意謂著必須由一個中央組織負責網路安全事務,專責執行新流程與程序來因應網路風險、研擬網路安全要求、監視與回應網路安全事件、以及執行產品評估和驗證。 建立產品安全確保計畫,是因應未來網路安全風險的關鍵要務(圖3)。這樣的計畫可確保開發團隊真正瞭解網路安全風險、必須保護的關鍵資產,以及提升營運績效所需的安全功能。此外還須備妥支援這類計畫的人員與程序,確保產品生命週期全程都能應付網路安全,以及建立有復原能力的基礎設施,進而快速回應新浮現的網路安全威脅與事件。 圖3 產品安全風險管理框架 組織未來在因應新浮現的網路安全要求之際,必須展現感知能力,以及札根於組織文化,並透過標準流程與程序展現出適當作為。在過渡到聯網工廠的過程中,最困難的部分就是組織因應網路安全風險的工作。所有企業都必須回應這項挑戰,能夠推動文化革新的企業,將能掌握當前最重要的大趨勢。 有業者如亞德諾半導體(ADI)籌組了一個中央安全小組,負責在整個組織建立安全文化,藉此因應持續變遷的安全環境。透過公布施行安全程序,並整合到新產品開發流程,這樣的工作是整個組織建立安全文化的關鍵步驟。如此即可確保所有新產品皆針對安全需求進行評估,而且安全方針也納入研發計畫。安全方針旨在確保各項安全要求足以保護關鍵資產,並納入整合的系統設計中。此外,由於安全向來都是適當取捨,因此像ADI的安全作為都經過各大客戶的驗證,而這些客戶廠商經營的業務就是負責維護聯網工廠的安全,而和這些客戶聯手驗證安全作為,可進而確保相關的安全取捨能夠在營運環境中實行。 在運用制度化方法建立安全文化方面,業者的網路安全事件回應團隊會負責評估新浮現的安全威脅、回應客戶遭遇的網路安全事件、評估產品衝擊,以及執行產品安全更新。要管理數量龐大的產品,長遠下來將涉及極可觀的工作量。因此需要適當規畫以促成永續經營,以及管理業者旗下所有產品線的安全解決方案。系統整合廠商往往會尋求其供應商協助解決各種安全挑戰以及降低生命週期成本,新產品挑選標準有助於促成更緊密的合作關係,協助控管聯網工廠的總成本,如ADI便致力提供長期解決方案,針對各種新系統設計帶來較佳的整體價值。  回頭看首段假設案例,倘若眼前的抉擇是組織停擺或接受風險,那麼任何時間都應優先選擇讓組織停擺,而支付贖金則將成為次要的選項。 (本文作者為ADI工業解決方案系統經理)  
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過壓保護優勢彰顯 TVS朝車用/5G場域順行

電路保護降維修成本 產品的安全性越來越受到人們的重視,各種法令也明確要求產品的防護等級,如IEC61000-4-5、IEC61000-4-2等。某些出口產品必須滿足相應的安規認證,才得以進入市場。隨著電路的整合化程度越來越高,各種晶片的小型化也導致IC抗干擾能力逐漸減弱,電路的電磁相容問題更加突顯。在電路中增加小成本的電路保護元件(Circuit Protection Component, CPC),可有效保護成本較高的主晶片等免受瞬態干擾電壓的損壞,從某種程度上降低了產品開發的成本。在電路設計中加入保護元件,可有效提高產品可靠性,降低產品故障發生率,減少維護及維修成本。尤其雷擊引發的損害往往對電子產品是致命的,在產品AC電源輸入端加入保護元件,可降低產品因雷擊引發的損害,並同時保護人身安全。此外,高品質的產品也可以提升產品競爭力。 電路保護元件種類 現今市場上較為常見的保護元件分為以下八大類:瞬態抑制二極體(Transient Voltage Suppressor, TVS)、靜電保護元件(Electrostatic Discharge Protection Devices, ESD)、半導體放電管(Thyristor Surge Suppressor, TSS)、壓敏電阻(Metal Oxide Varistor, MOV)、陶瓷氣體放電管(Gas Discharge Tube, GDT)、玻璃氣體放電管(Spark Gap Protector, SPG)、正溫度係數熱敏電阻(Polymeric Positive...
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雲端功耗/終端電壓/異質整合挑戰紛起 AI晶片力克可靠度設計難關

AI技術是透過模擬人腦的類神經網路,經過深度學習,取得物件特徵參數,產生模擬人腦的判斷能力。這看似很艱深的AI技術,其實早已進入大眾的日常生活,包括手機語音輸入辨識能力,幾乎達真人辨識水準即是一例。 除了演算法與大數據的演進與支援之外,硬體方面,AI晶片依不同的應用領域,不斷往高效能、高頻寬或低耗電等特性演進(表1),因此晶片硬體效能不斷提升,更是支持AI應用領域不斷進步的必要因素。 AI運用在COVID-19防疫上,其晶片的可靠度與效能是重要關鍵。由於AI雲端運算晶片具有高功耗特點,AI終端運算晶片則有低電壓的特色。然而這些特性不僅會影響AI晶片的效能與壽命,甚至連AI晶片可靠度試驗設計手法、設備等,也面臨極大挑戰。一般而言,有以下三大挑戰。 雲端AI晶片面迎熱消散/平衡之高功耗挑戰 資料中心的雲端AI晶片,肩負人工智慧的深度學習任務,必須提高效能運算,也因此將耗費大量電能,其單一顆晶片耗電量甚至超過200W(瓦),伴隨產生的高熱,將使得晶片老化速度加劇。 因此,一年必須連續工作365天的雲端運算AI晶片,對老化產生的可靠度問題更需審慎評估。 可靠度測試原理必須抽樣(Sampling)一定數量的IC進行實驗來預估母體的生命週期與故障機率。通常抽樣的數量為77顆,當77顆百瓦的晶片一起在一台可靠度系統設備執行1,000小時的可靠度測試時,上萬瓦的功率熱能將會嚴格考驗可靠度測試系統的熱消散與熱平衡能力。 唯有精準的熱消散與熱平衡能力,才能讓每一顆晶片在執行各種不同運算模式時,使晶片都能維持穩定的接面溫度(Junction Temperature, Tj),如此才能夠準確預估IC的生命週期。因此,如何消散與控制高效能雲端AI晶片所產生的熱能,將是IC可靠度實驗設計面臨的挑戰。 多系統電源需求考驗終端AI晶片低電壓設計 終端AI晶片因其應用環境的特殊性,除了運算效能外,還被要求低耗電,例如行動裝置、IoT、無人機、電動車自動駕駛輔助等,皆需仰賴電池供電。 雖然半導體製程不斷進步,相同邏輯閘數下的動態電流越來越省電,但是尺寸微縮的物理特性效應下,電晶體靜態漏電流反而增加,摩爾定律每兩年電晶體面積縮減一半的好處,並無法讓晶片的功耗密度減半,相同面積的晶片將會消耗比以往更大的電流。 故為了降低功耗,除了低工作電壓設計外,多工作電壓與多閘極電壓的設計普遍可見。然而,對於可靠度測試系統而言,動輒10組以上的系統電源需求,將挑戰可靠度設備電源數目的極限。 同時1V或甚至低於1V的主電源(Core Power)低工作電壓,將使得IC餘裕度(Power Margin)越來越小,電路板上的電壓降(Power IR Drop)或者漣波(Power Ripple),將容易造成IC可靠度測試出錯,因此規畫一個終端AI晶片的HTOL可靠度測試環境,從設備選擇、PCB電路板模擬與製作,以及各種細節與設計上的考量,必須大幅嚴謹於一般邏輯IC。 異質整合挑戰:熱消散路徑複雜化 異質整合(Heterogeneous Integration)是AI晶片一項重要的趨勢,為了加快不同晶片間的傳輸頻寬,不同製程的晶片會被整合在一個封裝內,常見如HBM/Sensor/MEMS/Antenna等,經由TSV/RDL/Bump/Interposer等製程手法,讓各個晶片並排或堆疊起來(圖1),這將大幅提升異質晶片間的資料傳遞效率,並使耗電量更低。 圖1 異質整合晶片 但是,越複雜的堆疊架構,將使熱產生與熱消散路徑複雜化,例如較大功耗晶片不一定位在封裝中心位置,各個晶片厚度可能不盡相同,將使得晶片產生的熱消散與熱感測方式不同於傳統封裝,因此如何在可靠度測試時正確量測與監控晶片溫度變得更加複雜。 綜上所述,如何面對熱消散與熱平衡能力、測試系統的電壓極限、以及異質整合的熱消散路徑複雜化,是在執行可靠度設計驗證時,必須克服的挑戰。對此,本文提出以下建議。 液態冷卻系統穩定控制高功耗AI晶片產生熱能 散熱設計功率(Thermal Design Power, TDP)是CPU晶片對主機板「散熱能力」的要求規格,目前桌上型電腦CPU的TDP規格最高在150瓦左右;而電競玩家為了維持CPU長時間高效高頻工作,往往會升級主機板、散熱片、風扇等等配件,使得升級後的系統散熱能力高於TDP要求,讓CPU能長時間高頻工作,而不會發生過熱降頻甚至休眠等問題。 但是伺服器及HPC等雲端AI晶片,當前TDP規格已達200W以上超高發熱功耗。而晶片因封裝結構與材料等因素,已難以使用空氣對流當散熱媒介,將晶片Junction溫度控制在目標值。 尤其可靠度測試要求的目標溫度在125℃,遠高於桌上型電腦的70℃,通常125℃時晶片功耗牆已處於解鎖狀態,故一不小心極可能造成晶片高溫燒毀。因此,當如此高功耗的IC進行高溫可靠度測試時,測試系統必須提供更快速的熱消散能力。 該可靠度驗證實驗室的解法是,利用更高效的液態冷卻控制調節系統(Liquid Cooling System),搭配客製化液態循環測試座(Socket)(圖2),此系統利用液態熱交換速率優於氣態的特性,以及即時監控晶片溫度與調節液態流速等方法,穩定控制超高功耗AI晶片產生的熱能,成功收集可靠度實驗數據。 圖2 液態冷卻系統 測試電路板電源層超前模擬 免去生產組裝後效能不符 AI晶片採用先進製程,超低的工作電壓已來到1V以下。然而,當高電流經過電路板走線時,容易在電路板上產生由低到高的壓降(DC IR Drop)(圖3),IR Drop將壓低原本已超低的工作電壓,容易使得AI晶片因電源電壓餘裕度(Power Voltage Margin)不足而失效。 圖3 IR Drop模擬 此外,當IC Power抽載大電流時,也會產生各種頻率的Simultaneous Switching Noise(SSN)。 而電路板的電源層阻抗(Power Plane...
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由內而外加密/偵錯解鎖 安全元件完整啟動護資安

為了確保物聯網(IoT)設備的安全,聯網設備需要一系列的晶片安全功能,例如不可改變的設備身分(Immutable Device Identity)、具有信任根的安全啟動、安全金鑰儲存以及和隨機產生配對的高熵數字進行硬體加密/加速等功能。由於曾經發生多起影響物聯網安全的相關案件,立法人員逐漸要求為部分物聯網設備或應用領域訂定最低的安全級別。整合式的安全元件(Secure Element, SE)不僅可以協助解決這些無法避免的問題,還能增加額外效益,例如安全軟體更新和解鎖偵錯安全工具;相比之下,使用外部安全元件較不易擁有這兩項優點。 過去,安全元件是安裝在智慧卡或專用整合電路(IC)上的實體設備,提供主機系統安全服務,例如安全金鑰儲存或主機系統的安全識別。主機系統可經加密連接進行通訊。這種方法的優勢是物料清單(BOM)上的SE可以成為選項之一,在寬鬆的安全要求下可節省應用程式的成本。隨著SE以智慧卡的形式出現,安全設備的識別可以輕鬆地從一台主機轉移到另一台主機,此模式目前受到許多應用案例的青睞。 另一方面,最新IoT設備目前仍無法提供健全的安全功能。據Forbes報導,針對物聯網設備的網路攻擊在2019年增加了300%,僅在2019年上半年,網際網路連接的物聯網設備就遭受到29億次的攻擊。而在檢視未連接到網際網路的智慧家居設備後,實際攻擊的數量雖然比預期減少許多,然而,此類設備易受攻擊的問題已成為負面的新聞議題,而影響了物聯網業界以及設備受波及的製造商。為因應智慧設備漏洞的相關報導,監管機構和消費者權益協會持續遊說制定相關的法律框架,為部分物聯網設備強制訂定安全級別。例如,美國加州最近實施了旨在規範物聯網設備安全性的新法律,且其他州和國家政府單位也紛紛效仿。 由於市場希望所有SE特定系列的設備能夠提供部分或完整的安全功能,大幅減弱在BOM上執行SE所帶來的優勢吸引力。而且BOM上的每一項目都意謂著增加智慧設備的成本,不僅提高SE硬體本身的支出,還包括印刷電路板(PCB)上元件的取放、檢查和測試等花費。而使用整合到主機中的SE則能夠節省相當可觀的開支。除了降低成本和硬體設計的複雜度之外,為因應駭客的攻擊手段而須權衡主機和SE間通訊線路的問題,也可以透過整合安全元件獲得解決。 安全元件內/外部功能解析 內部和外部的安全元件都可提供下列部分或全部的功能: 設備身分識別不可改變 不可改變的設備身分識別包括可用來識別唯一且防篡改的設備身分,不但可用來認證設備,也可成為所代表身分的安全憑證。此功能的特點包括獨特的設備識別、驗證或其他方式,例如透過代碼進行授權。重點是,除非付出的成本遠高於防止駭客入侵所獲得的潛在回報,否則不能任意刪減設備識別安全的功能。 安全金鑰 安全金鑰儲存實質上就是受保護的快閃記憶體區域,不但受SE控制且只能經由SE存取,而這也解決了安全的相關問題。根據Kerckhoffs's原理,最好的加密演算法,只有在密鑰數據不會因受側通道攻擊而被提取的情況下才是安全的。這類的攻擊中,SE提取密鑰數據時,毋須降低加密演算法的防護程度,甚至不會受到蠻力破壞。SE可以確保安全金鑰數據不能透過設備的錯誤偵測介面上提取,甚至需減少安全性設計的應用程式也無法由此取得該數據。 硬體加密加速器 硬體加密加速器不僅可以節省複雜的加密操作時間和功率,並可採取最新對策以防功率差異分析(DPA)等類型的側通道攻擊。與安全金鑰儲存庫共同使用時,給定的安全金鑰可以永遠不離開SE,而會指示SE使用安全金鑰儲存庫中的特定密鑰執行限定的加密操作。數據負載僅在SE和應用程式之間交換,在此操作期間,應用程式看不到也無法提取實際密鑰。 高熵隨機數產生器 祕密的隨機數對於加密演算法和密鑰的產生至關重要,使用於現在許多通訊和安全協定的安全加密上。創建真正隨機數(TRNG)是一個複雜的過程,因為數位演算法先天上就不利於創建真正的隨機數。如果能確認生成的隨機數有任何偏誤,駭客將可利用該弱點來減少獲取密鑰所需的時間和精力。為了突破此一限制,隨機數產生器在執行時可成為具有晶片電路的專用外圍硬體設備,可設計來生成較高熵的隨機數。 安全元件附加功能加速故障排除/安全啟動 整合式的安全元件可以提供下列附加的功能: 安全偵錯工具解鎖 如果設備未鎖好,則任何SoC的偵錯工具埠都將構成一個重大的安全性漏洞。因此,最佳的安全性實踐在產品進入生產線之前,須鎖好或是停用偵錯工具的存取功能。為此,大多數SoC都包含偵錯工具鎖定機制。借助整合的SE可以提供安全的偵錯工具解鎖功能,以便更容易對現場取回的設備進行故障分析行動。此舉對於現場試用和對「友好的客戶」推銷初期產品特別有用,但在往後的階段,希望把從現場退回的設備進行故障分析以提高產品品質。而藉由展示唯一的解鎖權限可用來開啟偵錯工具埠的存取,此權限可利用製造商生成的私鑰,發出可撤銷且唯一的身分識別碼。安全偵錯工具解鎖的主要好處在於設備解鎖時不必刪除設備數據,因而減少了故障排除時間,同時增強了故障根本成因的分析能力。 安全啟動具完整信任根/加載程式 常見的安全啟動作業包括如何將用於驗證程式代碼的公鑰儲存到一次性可編程的儲存器中。由於公鑰不可逆,因此只有符合私鑰簽章的程式代碼才能通過身分驗證並執行。身分驗證步驟通常由某種形式的啟動加載程式執行。 使用整合的SE後,可以根據圖1所示的流程,進一步採取完整的信任鏈步驟。其有效地擁有雙核心體系結構,第一個核心是SE本身,具有自己專用的快閃儲存、ROM、RAM和周邊設備。第二個核心是為物聯網設備設計通用的SoC,提供給所有的快閃儲存和周邊設備,如此才能有功能更強大的應用程式核心。 圖1 具有完整信任根和安全加載程式的安全啟動 安全啟動過程從安全元件開始。啟動從安全不可改變的ROM,同時須執行SE來確認的第一階段啟動加載程式的真偽。在此過程中,第一階段啟動加載程式的更新檢查也要由安全加載程式執行。一旦安全元件完全驗證及可使用後,第二應用程式核心也隨之啟動,並對第二階段啟動加載程式進行身分驗證,根據需要進行安全加載的程式進行更新。在最後階段,第二階段啟動加載程式會檢查、更新,若適用則會驗證應用程式代碼。 防範攻擊的適切作法是遵循嚴謹的對策,僅允許將下列任何可更新部分的韌體升級成新版本: •第一階段啟動加載程式 •第二階段啟動加載程式 •應用程式 此種方式利用避免安裝較舊的韌體來防範已知的漏洞。同時,這也可避免重複簽章解密的程式,而且過程中可啟動加密的韌體更新映射,並使用類似側通道攻擊的功率差異分析法來提取密鑰。 整合SE低成本護物聯網資安 智慧物聯網設備不僅需要先進的安全功能以達到完善的管理,還需要遵守許多地區和垂直市場所要求的法律規範。在駭客與設備製造商間永無止境的軍備競賽中,整合式的安全元件可提供優異的價值和較低的成本來確保設備的安全。相較於專用的外部SE,整合式SE可以節省更多成本。而構建具安全偵錯工具解鎖和完整信任根安全啟動等關鍵功能的前提條件則是,必須由整合式SE提供相關的作業程式。 (本文作者為Silicon Labs系統架構資深工程經理)
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高壓縮率演算法加速傳輸 肌電/心電生理訊號即時量

心律不整方面,當心臟電氣傳導系統出現問題,會出現不正常的心跳,而引起心律不整的問題。當心律不整嚴重時,可引起病人休克、昏倒甚至猝死。一張心電圖通常只能記錄10秒鐘的心跳,對於心律不整的檢查有限。因此,筆者想設計出便宜、輕巧可隨身攜帶,且低耗電的心電訊號記錄器,再搭配手機來記錄長期的心電訊號,希望在儀器的監測之下,能早點發現心律不整的狀況,並盡快治療處理。由於多數病人的心律不整不是持續的,而是偶發或陣發性,所以至少要記錄長達24小時,以提供醫師分析診斷。但記錄24小時的心電圖,資料量會過大,所以筆者將撰寫無失真性低複雜度高壓縮比演算法,來降低傳輸的資料量。 此外,現代人對於健康與體態越來越重視,許多人藉由運動健身,使身體更健康、體態更優美。但在運動健身的時候,初學者經常發生肌肉發力不正確,不知道自己是否運動到正確的肌肉,或是肌肉過於用力而導致一些後遺症。筆者針對上述情境,設計一套可測量心電、肌電的生理訊號記錄器,以即時記錄使用者的肌電、心電訊號,協助使用者在運動健身的同時,了解自身心跳狀況,藉由肌電訊號的量測,得知自己運動的區塊與肌肉運動強度,在運動當下能即時調整姿勢,或是運用記錄起來的資料,進行事後的檢討與修正。 除重視保健以外,因應高齡化浪潮,偏鄉的臨床資源不足,以及就醫的交通往返不便,遠距復健便成為可行的方案。病患能居家運用肌電訊號的量測,自己進行復健所需的治療以及診斷,可節省臨床人員的勞力時間,遠距復健的醫生僅需針對病患自行在家復健時記錄的資料,進行評估和提供後續的療程建議。綜合以上三點,筆者設計出便宜、輕巧可隨身攜帶,且低耗電的生理訊號記錄器。由於長時間紀錄,資料會隨時間不斷增加,所以筆者撰寫無失真性低複雜度高壓縮比演算法,來降低傳輸的資料量。 本文為EMG及ECG的量測系統之介紹,系統架構如圖1所示。由單電源前端生理訊號擷取電路擷取EMG或ECG訊號,再將擷取到的訊號經高壓縮率演算法處理,最後透過無線微控制傳輸電路傳輸即時的生理資料至手機。使用盛群的HT9294、HT9234這兩種OPA以及設計出EMG、ECG前端擷取電路,並由HT66F70A IC接收前端電路擷取到的訊號,並透過高壓縮率演算法壓縮資料,再由藍牙低功耗透傳模組BCM-7602-G0傳送壓縮後的資料至手機,經解壓縮後會儲存及顯示。 圖1 即時量測之系統架構圖 ECG/EMG前端生理訊號擷取電路 本設計的前端生理訊號擷取電路參考醫用電子學實習以及相關文章,由資料可以知道擷取一般生理訊號需要六個步驟(圖2)。由於生理訊號都非常微弱,故需要透過放大電路加以放大才能進行後續的資料處理。一般通常採用精度高且耗電低的儀表放大器作為第一級,它的特色是CMRR與PSRR都要越高越好,在功率消耗方面為則希望能越小越好。第二級的隔離放大器主要用途是避免使用者在使用途中受到電源漏電流的傷害。第三級的帶斥濾波器一般用於濾除某一特定頻率的訊號,而在生理訊號擷取過程中,來自交流電源的60Hz雜訊若經過放大器電路後,會對輸出產生很大的干擾,因此才會需使用帶斥濾波器來濾除這個雜訊。 圖2 擷取身體生理訊號六步驟 第四級的帶通濾波器一般由高通濾波器及低通濾波器所組合而成,作用是擷取所需生理訊號在特定的頻率區段,透過所設計的帶通濾波器可以保留期望頻段訊號,並濾除不必要的頻段訊號。雖然在前面的步驟中,第一級已將訊號放大了,但生理訊號的振幅仍然是微小的,因此在設計上會加入第五級的增益放大器這步驟,作為最大增益的輸出調整。由於微處理器擷取訊號時僅能讀取電壓範圍介於0~3.3V間的訊號,但在輸入微處理器前的訊號可能是負電壓,因此需要第六級準位提升電路來處理負電壓的問題,使所有電位可以被ADC所擷取。在本設計中,為了使電路最小化且提高效率,將電源供應改以單電源的方式進行設計。對於前端心電/肌電讀取電路,將以往所需六個步驟的雙電源設計方案,減少到只有四個步驟的單電源設計方案(圖3)。 圖3 生理訊號擷取電路方塊圖前級將採用單電源設計 低雜訊CMRR為100-dB的INA333去實作的儀表放大器功能(圖4/5)。此外,以雙T帶斥濾波器處理來自電源60Hz雜訊(圖6)。本文為了將ECG與EMG整合在一起,設計了由Sellen-key架構為基礎的高通濾波器、低通濾波器,組成0.1Hz~1000Hz均可以接收到訊號頻段的帶通濾波器(圖7/8),而增益放大器再度將訊號放大(圖9)。雖然測量ECG/EMG的訊號需測量不同的部位,但差別只在於不同部位測量的訊號與頻率有所不同。但在電路設計上都是相同的。表1所列為肌電、心電放大倍率的算法,再由此算法去調配儀表放大器及增益放大器的放大倍率。此外,本設計為了為能方便調整倍率都使用可變電阻。 圖4 擷取身體生理訊號六步驟 圖5 TI TINA模擬儀表放大器。左)單電源儀表放大電路以及右腳驅動電路; 右)電路輸出模擬結果 圖6 TINA模擬帶斥濾波器。左)帶斥濾波電路; 右)電路頻率響應 圖7 以TI TINA Tool模擬高通濾波器。左)濾波電路;右)電路頻率響應 圖8 以TI TINA Tool模擬低通濾波器。左)低通濾波電路; 右)電路頻率響應 圖9 以TI TINA Tool模擬增益放大器。左)增益放大電路; 右)電路輸入與輸出圖 最後計算系統的耗電量,本系統之工作電壓為3.3V,但因多數電池的輸出電壓為3.7V,因此使用穩壓IC將電壓穩至3.3V。在前端電路中只有使用到2.6mA、而在MCU與BLE共使用35.8mA,因此總電路消耗電流為38.4mA,若用3.7V 1000mAh的鋰電池,可以連續使用大約26小時。 設計/實作提升壓縮率 本演算法以過去的論文為基礎,並針對失真性之問題進行改良,筆者提出無失真性壓縮演算法。此演算法分為兩個部分:線性預測與模糊計算及霍夫曼編碼技術。如圖10所示,線性預測與模糊運算是為了增加預測的準確度,提高壓縮率。在線性預測與模糊運算中將先對資料作Backward Difference,以有效地縮小範圍。接著根據前一個值的大小、方向及前三個值x(n-1)、x(n-2)及x(n-3)差值的差異,尋找最佳預測函式(Prediction Function),並透過函式獲得x(n)的預測值(x(n))。之後便將x'(n)與當前值x(n)相減,即可求得PD值,最後將PD值發送到作為熵編碼的霍夫曼編碼上。霍夫曼編碼是針對輸入的每一符號建立唯一字碼,然後將每一固定長度的字碼替換成可變長度字碼,進而達到壓縮的效果。 圖10 無失真資料壓縮法基礎架構 線性預測與模糊運算 從模擬研究中得出,將某一點訊號跟前一點訊號相減後其得出的結果,會較集中至某一範圍且數值較小。當訊號範圍集中,則同一範圍的機率增加,代表其應用在霍夫曼編碼上可以降低編碼的位元數,達到提高壓縮率的效果。利用線性與斜率的概念,分別使用一階、二階的預測方法來開發無失真性壓縮演算法,其過程可分4個步驟(圖11)。 圖11 線性預測與模糊運算 透過觀察心電圖十二導程等之特徵,用F1~F4來針對心電圖中R peck的波形進行預測,F5~F7則是針對反向訊號進行預測,F8~F10是對於其他較平穩的波形進行預測。例如:Lead II導程心電圖可分為PQRST等五種特徵波形(圖12)。若前一值被判斷為QRS區間訊號,通過1st Fuzzy Controller將預測函式縮限至F1~F4,之後再透過2nd Fuzzy Controller選擇準確的預測函式。 圖12 心電圖特性波形 圖13為本設計之壓縮編碼架構,當前值x(n)可由過去三值x(n-1)、x(n-2)和x(n-3)來預測,Diff1是x(n-1)和x(n-2)之間的差值、Diff2則是x(n-2)和x(n-3)之間的差值。第一階段(1st)的Fuzzy Controller由前一值x(n-1)來決定進入第二階段(2nd)的哪一個Fuzzy Controller。第二階段則透過Diff1、Diff2及其差值的斜率、方向選擇最後的功能。比較與補償(C&C)則是特別針對於心律不整患者預測不準之結果,進行進一步的校正。 圖13 該壓縮編碼結構 霍夫曼編碼技術 表2為將當前值跟預測值的差值(PD值)進行統計,並計算在每個範圍出現的機率。並依照出現的機率編碼出對應的唯一碼,最後做成Huffman...
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5G考驗天線設計 模擬將成關鍵技術

上述三大5G應用場景中的eMBB 場景主要提升以「人」為中心的娛樂、社交等個人消費業務的使用體驗,「高速率、大頻寬、低時延」正是提高個人用戶消費體驗的關鍵。而手機終端作為使用者體驗5G的重要載體,在5G時代下面臨著新的通訊架構與設計挑戰。 5G終端天線研發面臨多重挑戰 5G已於2019年底正式進入商用,這將帶來大量資料通訊、萬物互聯、即時交互、工業物聯網等新型業務的快速發展。因此,5G儼然已經成為當前移動通訊產業的關注焦點。未來的5G系統將著眼于全頻段,即不僅局限於低頻段(6GHz及以下頻段),也將考慮毫米波頻段。而天線作為移動通訊的重要組成部分,其研究與設計對移動通訊起著至關重要的作用。 5G帶來的最大改變就是用戶體驗的革新:華為Mate30系列手機內部整合了21根天線,不僅支援5G,還要支援4G、3G、NFC、GPS、Wi-Fi、藍牙等無線技術。在這21跟天線中,5G使用了14根,這也揭示了5G新的通訊架構下,手機終端天線發展真正的技術需求。在終端設備中信號品質的優劣直接影響著用戶體驗,所以,5G終端天線的設計必將成為5G部署的重要環節之一。 3GPP把5G頻段分為FR1頻段和FR2頻段(圖1),其中FR1的頻段通常被稱為Sub-6G頻段,範圍為450MHz~6GHz,FR2頻段為24.25GHz~52.6GHz,通常被稱為毫米波頻段。毫米波頻段的優勢是具備大量的可用頻譜頻寬、波束窄、方向性好、頻段許可獲取成本低。借助于先進的毫米波自我調整波束賦型和波束跟蹤技術,可以確保在真實環境中毫米波終端與基地台實現穩健的行動寬頻通訊。 圖1 5G頻段分成Sub-6GHz與毫米波兩個群組 採用5G初級階段的NSA組網方式,5G網路與4G網路並存,而5G 設備要達到更高速、穩定、低時延等要求則依賴於以下幾個因素: .更多頻段 .多個頻段之間的載波聚合技術 .大規模MIMO等技術 當前手機終端天線淨空普遍壓縮至2mm左右,而終端天線設計中既要兼顧sub6G與毫米波頻段的多頻段需求,又要支援MIMO天線技術,多頻帶CA技術實現場景需求,這些技術的引入都對5G手機終端設計研發提出了高難度的挑戰。 在NSA組網模式下,4G頻段天線與5G頻段天線並存;3GPP中,4×4 MIMO天線作為強制入網要求。5G終端產品內的天線數目激增,面對這麼多天線,天線效率、天線共存、天線佈局等問題亟待研究解決,天線設計面臨著重大挑戰。 其次,在5G通訊中,低頻的頻譜資源終歸是有限的,毫米波應用的潛力巨大,毫米波具有極寬的絕對頻寬,提高通道容量和資料傳輸速率的毫米波技術成為了未來5G通訊關鍵技術之一。但毫米波信號介質和輻射損耗較大,如何減少毫米波在終端內的損耗,確保毫米波更好的傳輸特性是工程師要面臨的一個挑戰。 最後,5G手機中集成多種晶片模組,CPU、射頻模組、基帶晶片、螢幕都是功耗與發熱的大戶,而5G晶片的計算能力要比現有的4G晶片高至少5倍,功耗大約高出2.5倍。並且手機的散熱好壞不僅僅影響用戶體驗,同時影響手機內部器件工作狀態,這使得5G手機的散熱技術研究面臨重大挑戰。 六大關鍵技術應對5G天線設計挑戰 為了滿足5G下行峰速20 Gbps,需要提供最大100 MHz的傳輸頻寬,為了滿足大頻寬連續頻譜的稀缺,在5G通訊中採用載波聚合(CA)來解決。但是如果發送和接收路徑之間的隔離度或者交叉隔離不足,多個頻段的無線RF信號可能會相互干擾,則CA應用中會出現靈敏度降低(Desense)問題。 所以,5G手機終端的Desense問題會比之前更為複雜,需要對Sub6G頻段與毫米波頻段共存狀態下對Desense問題根因分析,提前應對信號干擾問題。以下將介紹六種應對5G手機天線設計挑戰的關鍵技術。 模型處理與前處理 目前市面上5G手機大多採用NSA組網架構,相容4G通訊與5G通訊。相對於毫米波頻段,sub 6G頻段集中在2.5GHz—6GHz,sub 6G頻段天線和4G頻段天線調試方法類似,在當前流行的金屬邊框、全面屏手機內容易實現,天線設計形式採用PIFA天線+寄生形式,傳統的FPC天線(圖2)或者LDS天線都可以勝任。 圖2 FPC天線和支架 而在終端天線設計過程中,經常會出現跨領域協作的問題,不同領域的模型側重點和建模演算法不一致,外界導入的模型通常有面破損、線段不連續等問題,天線工程師經常耗費大量精力來對導入的結構件進行模型修復以及天線pattern建模。由於對建模要求不同,天線工程師拿到的結構模型通常無法滿足需求,需要多次跨部門多次溝通才能滿足需求,影響終端天線的設計進度。所以天線工程師迫切需要一種能快速對導入模型快速修復、建模等操作,並且不需要花太多精力去學習的軟體。 應對這種情況,ANSYS提供了前處理模組SpaceClaim來進行模型修復、修改等功能,大大提高天線工程師的開發效率。 ANSYS SpaceClaim是非常強大的幾何建模和修復處理軟體,並且提供了非常易用的中文交互介面。它基於直接建模思想,提供一種全新的CAD幾何模型的交交互操作模式,在集成工作環境中使設計人員能夠以最直觀的方式進行工作,可以輕鬆地對模型進行操作,無須考慮錯綜複雜的幾何關聯關係,並且提供了高級的實體建模、特徵編輯、裝配、分組功能。介面方面可以直接讀取主流CAD軟體模型,並支援Parasolid,ACIS、STEP、IGES等中間格式模型檔。 對於模型處理和修復,SpaceClaim能夠快速的完成對細小特徵的自動檢查、刪除、模型中面的自動抽取等,並具有一鍵式的檢查和修復功能。另外,提供的布耳運算、倒角、印痕、抽殼、抽中面以及參數化建模等功能,可以快速的説明工程師完成複雜模型向有限元模型的轉化工作。 毫米波天線設計 5G行動通訊技術中,低頻的頻譜資源終歸是有限的,毫米波應用的潛力巨大,未來運營商可以利用5G低、中、高頻段三層組網,1GHz以下頻段做覆蓋層,Sub 6G做容量層,毫米波做熱點覆蓋的高容量層,建成一張全國性的廣覆蓋、大容量的5G網路。毫米波相比於Sub 6GHz的時延更短,是Sub 6G頻段的四分之一。由於具有極寬的絕對頻寬,可在很大程度上提高通道容量和資料傳輸速率的毫米波技術成為了未來5G移動通訊關鍵技術之一。 相比於4G無線網路的寬範圍覆蓋,5G無線網路的特點是天線波束實現波束指向性,波束成型可以限制波束在很小的範圍內,因此可以降低干擾從而有效降低發射功率。多天線技術帶來了更多的空間自由度,因此使通道的反應更加精准,從而降低了各種隨機突發情況通道性能的降低。 要實現波束指向性與波束跟蹤能力,需要使用相位控制陣列技術。通過相位控制陣列可用于生成輻射方向圖及用以控制輸入信號,進而解決毫米波覆蓋問題。所以,相控陣技術,包含相位控制陣列波束成型(圖3)與相位控制陣列波束切換(圖4),對於在終端設備中採用毫米波天線的重要性不言而喻。 圖3 相位控制陣列波束成形 圖4 以相位控制陣列技術實現波束切換 而為了將毫米波相控陣天線裝進手機終端產品中,毫米波天線實現形式也有了突破。目前毫米波天線陣列的實現的方式可分為AoC(Antenna on Chip)、AiP(Antenna in Package)兩種(圖5)。其中AoC天線將輻射單元直接整合到射頻晶片的後端,該方案的優點在於,在一個面積僅幾平方毫米的單一模組上,沒有任何射頻互連和射頻與基頻功能的相互整合。考慮到成本和性能,AoC技術更適用於較毫米波頻段更高頻率的太赫茲頻段(300GHz~3000GHz)。 圖5 AoC天線與AiP天線 而AiP是基於封裝材料與工藝,將天線與晶片集成在封裝內,實現系統級無線功能的技術。AiP技術利用矽基半導體工藝整合度提高,兼顧了天線性能、成本及體積,是近年來天線技術的重大成就及5G毫米波頻段終端天線的技術升級方向。 目前毫米波天線在手機終端產品中的應用,面臨著天線性能與製程技術的挑戰。相位控制陣列天線需要進行波束掃描,天線各通道處於不同相位的狀態,高頻率毫米波經歷較高的介質、材料損耗和衰減,一系列天線元件協同工作後,通過幅相加權技術來實現波束掃描功能,通過將信號聚合形成波束,以擴展其覆蓋範圍。而相位控制陣列天線中所整合的元件,增加了終端內部的占用空間,如何保證相控陣天線性能是毫米波天線的關鍵技術。 此外,毫米波波長短,天線單元結構複雜、疊層結構、垂直對位元精度影響,就會導致較大的相位差,這就給天線毫米波元件、饋線的設計和加工帶來巨大的困難。因此,毫米波天線的關鍵技術還包括保證天線單元及相關器件的加工精度。 HFSS是功能強大的任意三維結構電磁場全波模擬設計工具,是公認的業界標準軟體,它採用有限元法對任意三維結構進行電磁場模擬,模擬精度高,可用於精確的電磁場模擬和建模,國內有廣泛的應用,它擁有功能強大的三維建模工具,能夠方便地建立任意的三維結構,支援所有射頻和微波材料,實現元件的快速精確模擬(圖6)。 圖6 HFSS中採用的模擬方法 HFSS採用了自動匹配網格剖分及加密、切線向向量有限元、ALPS(Adaptive Lanczos Pade Sweep)等先進技術,使工程師們可以非常方便地利用有限元素法(FEM)對任意形狀的三維結構進行電磁場模擬,而不必精通電磁場數值演算法。HFSS自動計算多個自我調整的解決方案,直到滿足用戶指定的收斂要求值。其基於麥克斯韋方程的場求解方案能精確模擬所有高頻性能。 HFSS中可實現天線布局設計中的參數掃描,參數優化,敏感度分析,統計分析等精細化設計的設計空間探索功能,結合高效能運算技術,能對毫米波天線進行天線性能快速優化、關鍵尺寸敏感度分析。通過敏感度分析可以分析天線性能的關鍵尺寸影響,在製造中對關鍵尺寸進行精度把控,是提高產品良率,保證產品性能的有效手段。 場路協同模擬 終端5G毫米波天線採用了AiP技術進行天線設計,整個天線內部需要將天線、射頻前端模組以及相位控制陣列結構整合封裝,封裝中天線與射頻模組的結合需要精確模擬分析阻抗匹配。 在5G毫米波的研究過程中,後端電路與天線匹配以及堆疊影響,是毫米波天線開發的關鍵技術。針對AiP天線設計,我們可以使用ANSYS HFSS + Circuit Design來進行有源天線模擬。在Circuit Design中對射頻電路進行原理圖搭建與模擬。其中,軟體中內置有全面的RF器件並且支援對HFSS中求解的3D模型的動態連結,從而能建立準確、完善的RF電路。在Circuit...
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技術效能大躍進 Wi-Fi 6超新星蓄勢待發

本文的主要目標是探討未來十年Wi-Fi 6如何憑藉其主要功能、優勢和技術,取代前幾個世代的Wi-Fi。同時也將檢視採用此技術所面臨的挑戰,並針對網路和IT管理員現在該做什麼以充分利用此重大進展提出建議。 此外,本文還將檢視Wi-Fi 6和5G的關係。雖然Wi-Fi如今定義了組織網路的邊緣,且為多數的室內,甚至許多校園和公用環境中全體使用者和應用的首選存取方式,但5G行動數據的出現確實引發一些問題,這對所有的IT和網路管理員都非常重要。也許,Wi-Fi 6和5G之間的合作關係大於競爭關係,本文稍後將針對這一點提出分析。 Wi-Fi技術承先啟後 有鑑於龐大且持續成長的流量,Wi-Fi顯然是主要的室內組織(和住宅)網路連線的選項。此外,它還遍及商業(如零售)環境和許多高人口密度的室外場所。這樣的成果背後是由於IEEE 802.11工作小組持續運用無線和半導體技術的進步不斷提高標準,進而使產品持續提供現今和往後員工生產力不可或缺的成效(表1)。雖然Wi-Fi 6的核心技術很複雜,但每一代Wi-Fi所展現的進步已證明其數十年來部署於全球的價值。 即使Wi-Fi 6延續了長期以來每個新WLAN標準的傳統,也就是提升單一資料串流輸送量—例如,假設是40MHz的通道,單一Wi-Fi 6串流可較前一代標準提高原始輸送量(287vs.200Mbps)達43.5%—這也是Wi-Fi 6轉變為針對特定設施使用者共享存取的關鍵動機,以改善他們的體驗品質(Quality of Experience, QoE),並透過將整體延遲減至最低來達成目的。更高的頻譜效率(每個頻率、時間及空間單位若使用MIMO能成功傳輸更多位元數),以及該頻譜的有效和高效共用是現今達成最佳產能的關鍵。Wi-Fi 6的優勢如圖1所示。 圖1 本測試結果顯示Wi-Fi 6改善產能的能力。不像前幾代,即使流量成長,使用者的輸送量仍然維持不變 Wi-Fi 6關鍵五技術進展滿足當代需求 Wi-Fi 6延續Wi-Fi的悠久傳統,採用非常複雜的無線電和半導體技術,並將其用於低成本、小巧、節能且可靠的元件,適用於廣泛裝置和應用。Wi-Fi 6奠基在802.11n(Wi-Fi 4)首創的技術,在此情況下採用了MIMO和正交分頻多工(Orthogonal Frequency-Division Multiplexing, OFDM),以及額外的空間串流、多使用者MIMO(Multi-User MIMO, MU-MIMO),和802.11ac(Wi-Fi 5)的波束成形。然而,Wi-Fi...
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關鍵晶圓製程技術再創新 VCSEL光輸出性能更上層樓

通常,與邊射型雷射(EEL)和發光二極管(LED)之類的替代產品相比,VCSEL的優勢在於成本低、光學效率高,以及體積小。VCSEL的優勢還包括在溫度範圍內的波長穩定性,並且可以定向集中以使輸出的效率最高。由於VCSEL是頂部發光(與LED一樣),因此可以在晶圓上對其進行測試、也可以將其與更簡單的光學器件集成並作為晶片安裝在印刷電路板上,或者與雷射、驅動和控制邏輯在同一封裝內集成。其功率輸出雖然小於EEL,但可以通過創建單個VCSEL的陣列而擴充輸出。 手機/汽車應用推動VCSEL需求 現在,許多不同品牌的高階智慧型手機,例如蘋果(Apple),三星,華為,小米和OPPO,都將VCSEL集成於3D傳感應用,用於在正面(屏幕一側)以及/或者面向外界的傳感器之中。此類移動式和消費類應用是VCSEL批量生產的最大驅動力,而汽車和工業市場的需求雖小但也在不斷增長。市場研究人員預測,未來五年,全球VCSEL市場的複合年增長率將為17%至31%。 目前推動大量研究和產品開發的另一項應用是將VCSEL用於光學雷達(LiDAR)技術中,該技術監測相對距離和移動,對於自動駕駛汽車的開發至關重要。LiDAR的工作原理與雷達類似,但是通過發送脈衝光而不是無線電波並來接收周圍的物體的反光。通過反射脈衝回到LiDAR傳感器的時間可以計算出物體的相對距離。與雷達的無線電波波長(~1mm)相比,紫外/可見/紅外光的波長更短(100nm-100~m),就可以檢測更小的物體並獲取更清晰的圖像。 VCSEL在短距離應用中效果很好,例如手機中的人臉識別或汽車中的駕駛員注意力監控。但是,由於VCSEL的輸出功率低於其他IR光源,因此在自動駕駛所需的更長距離的感測中會面臨挑戰。當以較高功率和較低波長的VCSEL進行長距離感測時,也存在着對其在人眼安全方面的擔憂。人眼安全是牽涉諸如功率、發散角、脈衝持續時間、曝光方向和波長等多種因素的複雜組合。通過使用短脈沖調整VCSEL的波長,並優化光學感測,可以實現使用低功耗VCSEL陣列(圖1)的人眼安全的遠距離感測。 圖1 VCSEL 陣列 電漿蝕刻為VCSEL關鍵晶圓製程 VCSEL是藉由分子束磊晶技術(MBE)或金屬有機化學氣相沉積(MOCVD)製程,在基板上沉積出複雜多層結構而成。磊晶層包括產生光子的有源層,該有源層夾在兩個分佈式布拉格鏡面層(DBR)之間,該反射鏡的鏡面將光多次來回反射通過有源區域,以放大信號。每個DBR由多個磊晶反射鏡對(通常超過20對)組成,其中透過每個磊晶層的折射率和厚度的定制,可以引起光建設性干涉,從而產生所需的光波波長。 在製造VCSEL時,可透過創建光圈將電流限制在有源層的微小區域內,這可以通過對某些磊晶層進行選擇性離子佈植或氧化來實現。例如,在基於GaAs的VCSEL的情況下,AlGaAs層被部分氧化會造成光圈周圍形成非導電區域。電流集中會降低產生雷射發射的閾值電流並控制光束寬度。 交感耦合電漿(ICP)用於蝕刻形成VCSEL的垂直或錐形檯面結構。新一代VCSEL的關鍵要求是平滑蝕刻(圖2),沒有側壁損壞或任何層優先被蝕刻。不均勻的側壁會導致VCSEL側面的光損耗。使用濕蝕刻很難獲得最佳的平滑輪廓,因為濕蝕刻本質上是等向性的蝕刻,可能會導致在磊晶層中產生缺口。ICP乾式蝕刻是更具方向性的,可以進行定制以產生更平滑的輪廓。蝕刻深度的精確控制對於VCSEL性能至關重要,在批量生產應用中,使用通過雷射干涉儀或直讀光譜儀(OES)進行條紋計數即可實現精確的終點檢測。 圖2 具平滑側壁表面的錐形VCSEL蝕刻 VCSEL製造商使用電漿體增強化學氣相沉積(PECVD)來沉積最高質量的氮化矽層。最關鍵的應用是抗反射塗層,該塗層可通過腔體來最大化光輸出以來提高雷射性能。這裡,要求厚度和折射率的不均勻性盡可能達到最小。氮化矽還用於提供應力補償層,以最大程度地減少薄基板、鈍化層和硬掩模層的彎曲和翹曲性。 物理氣相沉積(PVD)技術用於沉積TiW/Au晶種層和Au,作為觸點以從器件正面提供電流或幫助散熱。也可以沉積具有定制應力特性的PVD層以補償晶圓應力,否則一旦晶圓變薄並從載體上剝離下來,就會產生晶圓翹曲。 自2016年下半年以來,半導體製造商對SPTS所提供的VCSEL晶圓處理技術需求激增。生產廠商之所以選擇SPTS的Omega蝕刻、Delta PECVD和Sigma PVD解決方案,是因為它們具有精確的製程能力、豐富的製程資料庫,以及SPTS多年為客戶提供的相關技術和產品(如GaAs RF器件和LED)的批量生產的經驗。 (本文作者任職於KLA旗下的SPTS)    
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改善導通損耗/控制電流分流 主動橋式整流器增供電效率

        使用傳統的功率因數修正器,並採用合適的DC/DC轉換器,很容易達到80Plus Platinum的效率要求。而若要再進一步提高到如80Plus Titanium的效率,只是單獨更換功率晶體或是電感並無法達到目的。從圖1的1000W交換式電源供應器中主要功率元件損耗分布圖可以發現,無論是在85Vac或是230Vac的條件之下,橋式整流器的損耗占功率元件損耗的大部分,因此如果想要在現有的架構內有效改善電源供應器的效率,從橋式整流器下手是最直接有效的方式。 圖1  功率因數修正電路內功率元件的損耗分布 如圖2為主動式橋式整流器(Active Bridge Line Rectification)。應用方法是在功率因數修正器中的橋式整流器上並聯額外的功率晶體,利用功率晶體較低的導通電阻,降低橋式整流器的導通損耗,達到提高全機效率的目的。對於應用於主動橋式整流器的功率晶體而言,其主要要求為極低的導通電阻,即使在流過大電流的情況下,要有效降低橋式整流器的功率損耗,功率電晶體二端的電壓差必須遠低於傳統橋式整流器的順向導通電壓值,才能夠使電流盡可能地全部流過功率晶體,達到預期提高效率的目標。 圖2  主動式橋式整流器 兩解方免除能量倒流 主動橋式整流器的控制電路概念簡單,只要以市電電壓經分壓後與參考電壓進行比較,就能夠得到對四個功率晶體的控制訊號(圖3)。此種控制電路會在不同的輸入市電電壓條件下,得到不同導通寬度的控制訊號,在低電壓輸入時,導通時間短,反之亦然。 圖3 主動式橋式整流器控制概念 在傳統的PFC電路中,橋式整流器後連接的濾波電容CF在輕載會造成零交越失真,造成較差的THD值。原因是輕載條件下,濾波電容上存在一較高電壓值,當輸入電壓低於濾波電容電壓時,整流器為截止狀態,電流無法連續導通。而使用主動橋式整流器之後,AC輸入電壓低於濾波電容時,若主動橋式整流器為導通狀態,會造成濾波電容上的能量倒流回到輸入電壓端,造成電源供應器有更差的PF值/THD值及極輕載效率變差(圖4)。 圖4  輕載下,較差的PF及THD值來自濾波電容的能量倒流 可能的解決方案有二,一是只使用下橋的功率晶體(圖4的Q3及Q4),不使用上橋的功率晶體(如Q1及Q2)。逆向電流來自於濾波電容電壓對輸入電壓呈現正壓差,而此時導通的功率晶體會形成傳遞電流的路徑,使用主動橋式整流器的目的是為了改善橋式整流器的導通損耗,因此在考慮效率改善幅度滿足需求的大前提之下,可以只用下橋的功率晶體。其二,使用同步整流控制器,避免負向電流流經主動橋式整流器(圖5)。同步整流控制器的控制機制是送出控制訊號的同時,偵測同步整流功率晶體上的電壓準位,當電壓準位的數值由高減低時,預測電流可能反轉時截止控制訊號,可以避免負向電流。 圖5  採用同步整流控制器用於主動式橋式整流器 整流器控制突發模式 減少無效電流功耗 主動式橋式整流器不只應用於高效率的交換式電源供應器,對於高功率密度及改善無風扇電源供應器的零件溫升也帶來極大的進步。在外置式電源供應器中,為了減少待機功耗,無法避免受到突發模式(Burst Mode)控制。當主動橋式整流器在外置式電源供應器中的Burst Mode控制之下,又該如何解決呢?如圖6(a)所示,為未使用主動橋式整流器時的交流電壓以及流出橋式整流器的電流波型Irec,其中電流波型只有零星出現,而此時待機功耗還能符合國際規範。圖6(b)為使用主動橋式整流器時的功率晶體驅動訊號及流出橋式整流器的電流訊號,可以發現電流波型的數量變多,而且出現負向電流,從實際測試結果來看,電源供應器的待機功率也大幅度提高至將近70mW,使電源供應器的待機功率無法符合國際規範要求。 圖6  主動式橋式整流器於Burst Mode下造成的輸入電流波型 因此在具有Burst Mode控制的電源供應器裡,除了直流電源供應外,主動式橋式整流器的控制機制,必須包括Burst Mode情況下的智慧指示訊號,使主動橋式整流器在Burst Mode發生時,切斷直流電源供應,使之停止動作,減少造成無效電流及無效功耗的增加。 圖7 具有burst mode致能訊號的主動橋式整流器控制概念 主動橋式整流器計算損耗促供電效率提升 對電源供應器的設計者而言,使用主動橋式整流器的目的,不僅是減少橋式整流器的功率損耗,更重要的是從輕載到滿載,全面性地提高電源供應器的效率。計算主動橋式整流器所帶來的損耗改善,一般情況下必須先計算橋式整流器的導通損耗(圖8),整流器被等效為等效的直流電壓差VT串聯等效的電阻RD,其損耗計算公式為: 圖8  二極體的功率損耗計算公式 而功率晶體被等效為一電阻,其值為特定溫度下的導通電阻(圖9),而功率晶體的導通損耗如下: 圖9  功率晶體的功率損耗計算公式 從數學公式來看,可以將特定負載條件下橋式整流器的功率損耗減去功率晶體的功率損耗,就能夠得出效率改善的數值。然而看起來單純的計算,事實上並不容易。原因如下: 1.二極體的功率損耗被等效成為電壓差及等效電阻,然而這兩個值會隨著溫度及二極體電流而有所改變,但是二極體的製造商並沒有列出所有可能的圖型,大多只會提供25℃及150℃的曲線圖。 2.功率晶體的導通電阻隨溫度及電流變化,此外對於極低導通電阻的功率晶體而言,例如10mΩ,PCB上的寄生電阻值,容易造成難以被估算進來的功率損耗。 以實際的測試及量測結果而言,無論用何種方式計算或估測元件本身的功率損耗,都存在誤差,而且如果只探討元件本身的功率損耗值,其誤差值常常讓設計者感到苦惱。對設計者而言,計算橋式整流器及功率晶體損耗的另一個目的,是為了知道主動橋式整流器在何種負載條件下,能夠達到多少效率的提升。上述的測試結果可以利用電流條件,轉換到115Vac及230Vac系統下,不同輸入電流下的效率改善圖得知(圖10/11)。 圖10  分別使用22mΩx4、22mΩx2及40mΩx4 的主動式橋式整流器在115Vac條件下有風扇及無風扇及不同負載條件的效率改善幅度 圖11  分別使用22mΩx4、22mΩx2及40mΩx4...
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