隨著線路微縮的難度不斷增加，採用最先進製程的資金門檻也變得越來越高，而且未必能帶來晶片尺寸縮小，量產成本下降的經濟利益。事實上，在人工智慧(AI)風起雲湧，運算效能需求逐年倍增的情況下，為了滿足使用者需求，許多高效能處理器的晶片尺寸都變得越來越大，並開始對生產良率造成嚴重影響。這使得業界開始思考其他替代方案，例如近年非常熱門的異質整合跟Chiplet設計，就是因此應運而生。
賽靈思晶片技術副總裁吳欣(圖1)表示，摩爾定律(Moore’s Law)在技術跟經濟層面，正面臨巨大的挑戰。就技術層面而言，隨著線寬越來越細，電晶體本身占用的面積也要隨之縮小，因此其結構設計已經從平面轉為立體，也就是大家所熟知的鰭式場效電晶體(FinFET)。從16奈米製程節點開始，晶圓代工廠如台積電已經開始改採FinFET結構；預計到3奈米時，電晶體結構還會面臨一次重大轉變，改採環繞式閘極(Gate All Around, GAA)結構。
而在曝光技術方面，193奈米浸潤式曝光技術已經走到尾聲，接下來將由極紫外光(EUV)曝光技術接受。根據晶圓代工業者的技術發展路線圖，5奈米跟3奈米製程都將改用EUV，目前已經量產的7奈米製程，日後也可能改用EUV機台來曝光。
但對線路微縮來說，目前最棘手的挑戰還是在後段線路製程，主要是金屬互連。由於線路的寬度跟阻抗值成反比，線路越細，阻抗越大，因此金屬互連的微縮是非常困難的工程挑戰，如果沒有改善的對策，金屬互連可能會成為製程微縮的最大限制。
也正因為線路微縮的道路上存在重重險阻，為了達成目標，晶圓代工廠跟晶片設計團隊深度合作，同步在製程技術、設計與晶片架構上進行最佳化，是必然的結果。以賽靈思為例，因為跟台積電保持密切合作，因此在同一個製程節點上，雙方花了超過半年時間不斷進行設計迭代，取得了相當亮眼的成果。如果拿16奈米製程做為參考基準，第一個10奈米設計的晶片面積只比16奈米縮小了30%，但半年多之後，已經縮小了53%。
然而，若把經濟因素納入考量，只依賴線路微縮，將無法滿足客戶對下一代產品的效能要求。因為人工智慧等應用需要極高的運算能力及大量記憶體，如果要將所有功能整合在單一晶片上，將使晶片面積暴增，量產良率跟著急遽下滑。
因此，賽靈思多年前就開始跟台積電合作，利用先進封裝技術所提供的高速互連能力，一方面將FPGA分割成多顆Chiplet，以提高生產良率，另一方面也藉此技術將FPGA與高頻寬記憶體(HBM)整合，讓FPGA可以更快速地存取儲存在HBM上的資料，提升整體運算效能。事實上，目前業界容量最大的FPGA–Xilinx VU-19P，就是基於Chiplet的設計概念，用4枚基於16奈米製程的Chiplet組合成整顆FPGA，提供使用者高達900萬個邏輯單元的容量，而不是用最先進製程來生產。
不過，吳欣也提醒，並不是所有電路都適合套用這種設計概念，因此設計人員應該先審慎評估自己的電路設計，再決定是否採用Chiplet。此外，對所有半導體產業的工程師來說，功率密度還是一個必須小心應對的議題。不管是Chiplet或線路微縮，追求的目標都是縮小晶片面積，但晶片面積越小，功率密度就越高，散熱問題也越需要從系統層級著手處理。
面對功率高牆 SERDES轉向矽光子
接續功率議題，賽靈思有線/無線事業群工程副總裁張琨永指出，基於傳統電子訊號的高速串列/解串列(SERDES)通訊技術，將在112Gbit/s世代畫上休止符，如果要繼續將頻寬往上推，勢必得轉向矽光子。因為若繼續採用現有的SERDES技術實現下一代收發器，光是通訊所消耗的電力便將超過200W，這是一個大到無法接受的數字。
張琨永解釋，每一款晶片都受到功率預算的限制。在功率預算內，晶片必須做完所有事情，例如通訊、運算、讀寫記憶體等。若僅通訊就要占用200W功率預算，晶片的其他功能恐怕都沒辦法運作了(圖2)。
此外，隨著訊號速度越快，訊號衰減的問題也會變得越棘手。基於銅導線的傳統SERDES，已經很難把10Gbit/s的訊號傳送到10公尺外，如果速度再往上加，傳輸距離只會更短，這對許多應用來說，也是無法接受的。
綜合功耗、頻寬、傳輸距離等因素，未來高效能運算所使用的晶片，在通訊方面轉向矽光子收發器，已經是不得不然的選擇，賽靈思也已經投入相關技術研發多年。
矽光子通訊最大的優勢在於可以實現長達兩公里的傳輸距離，同時減少晶片互聯的功耗，把功耗預算留給運算任務，而且延遲(Latency)也比基於電氣訊號的傳統互聯來得低，這點對於高效能運算非常關鍵。此外，矽光子具有跟FPGA主晶片整合在同一個封裝內的可能性，可以進一步提高FPGA的通訊頻寬，並縮小尺寸、進一步降低功耗。
賽靈思早在2016年就開始與愛美科(imec)、Samtec合作，藉由在FPGA晶片外的光通訊晶片實現50Gbit/s的矽光子通訊連線。目前賽靈思正試圖將矽光子收發器與FPGA整合在同一個封裝內，也已經有初步成果。未來光纖將可以直接拉到FPGA上，而不是FPGA外的收發器(圖3)。
如圖3所示，矽光子晶片跟FPGA的異質整合，還可以進一步細分成三種，其中兩種屬於On Package/Pluggable，第三種則是In Package/Unpluggable。目前賽靈思的技術進展是實現On Package，並藉由在封裝上預留連接器，讓外部光纖可以直接連線到FPGA上。這種設計有個好處，就是使用者可以更換光纖，如果做成In Package，則光纖介質會直接拉進封裝體內，光纖將無法更換。但這種設計會帶來更低的功耗與更小巧的外觀尺寸，而且整合度更高，只需要搭配外部雷射元件就能實現矽光子通訊。
這會是一個很重要的設計抉擇，因為在實際應用上，系統需要使用的光纖長度不一，如果光纖是封裝的一部分，更換難度會大幅提升，應用上的彈性也會受到限制。如果採取可插拔式設計，對使用者來說是比較方便的。
此外，賽靈思在設計矽光子通訊時，還必須考慮到很多真實世界的問題。例如資料中心、超級電腦這類系統，除非是在維修狀態，否則基本上是不會停機的，這意味著系統上搭載的晶片會持續發熱，光纜材料能否長時間耐受高溫而不劣化，會是一個大問題。此外，如果要更換光纜，FPGA封裝上一定要有對應的光纜插座，這種插座要如何設計才能做到可靠耐用？這些都是賽靈思目前還在努力克服的挑戰。
張琨永總結說，目前矽光子技術的發展，還有四大挑戰需要克服。首先是生態系統的建立，包含電子晶片的設計製造、光通晶片的設計製造、封裝、如何外掛光纖、雷射光源，乃至所有異質整合都需要的KGD測試等，這些配套都要到位。
其次是可靠度問題。光通訊所使用的元件，例如光纖、光纖連接器、雷射光源等，可靠度都比矽晶片來得低。
第三是能源效率，矽光子的能源效率一定要比傳統基於電氣訊號的互聯技術高出非常多，才值得導入。
最後則是成本問題，目前矽光子所使用光通訊元件還沒有規模經濟效益，因此成本還是偏高。但如果相關元件進入大量生產階段，成本問題將有機會獲得解決。
