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技術規格全方位精進 DDR5發展動能十足

2020年7月14日記憶體技術標準的領導組織JEDEC正式發布新一代的記憶體標準DDR5 SDRAM,標準編號JESD79-5,並收取369美元的下載費用。DDR記憶體自1998年開始倡議與運用至今已來到了第五代,每一代約在產業使用4至7年時間,在DDR4技術逐漸難以提升、難以滿足更高要求下,產業將迎向使用DDR5(表1)。 DDR5期望運用於兩個領域,一是用戶端系統(Client System),即個人電腦;另一是資料中心(Data Center),即伺服器。其他領域與裝置尚非其運用目標。DDR5運用何種技術提升而能滿足更高要求,本文以下將對此探討。 降低運作電壓/提高資料傳輸率 DDR記憶體每次改朝換代,均會因應更先進縮密的半導體製程而降低運作電壓,DDR5確定使用1.1V,較DDR4低0.1V。若檢視歷代的DDR記憶體運作電壓可發現,運作電壓的降幅愈來愈小,從0.8V、0.7V降至0.3V,而今僅降0.1V,此並非是記憶體所獨有,而是整體半導體產業均面臨的技術課題。更低的電壓也意謂著在電晶體漏電受控制下可以更省電,不過也意謂著電壓準位更難精準控制,對此一挑戰後頭將再敘述。 同時DDR5預估以4.8GT/s(T為Transfer)傳輸率起跳,較DDR4發展至最後段的3.2GT/s快上50%,未來也將持續提升,預計將能比DDR4快一倍,達6.4GT/s,甚至是8.4GT/s。DDR5能夠提升傳輸率的原因在於使用決策回授等化器(Decision Feedback Equalization, DFE),可以使傳輸訊號少受干擾、更清晰。 晶片內實現ECC DDR4與更之前的記憶體均採行資料記憶體、錯誤糾正碼(Error-Correcting Code, ECC)記憶體各自分離的設計,如此等於在記憶體模組(Dual In Line Memory Module, DIMM)的板卡上多占據一點印刷電路板(Printed Circuit Board, PCB)面積,進而排擠可放的DRAM記憶體顆數。 新的DDR5主張直接運用更先進縮密的製程技術,把ECC的功效電路直接做進DRAM裸晶內,每顆DDR5記憶體晶片內都帶有ECC功效,如此有機會增加每一條DIMM模組上的晶片與容量,此一新特點也稱為On-die ECC。 單顆晶片加大容量/延長爆發長度 Rambus的相關文章認為DDR4每一個記憶體顆粒最高容量為16Gb,實務上美光(Micron)、三星(Samsung)已有32Gb容量,海力士(Hynix)則為16Gb。不過DDR5被寄予單顆更高容量的厚望,目前預估單顆最大容量達64Gb,意謂著能在不增加DIMM上的記憶體顆數下直接讓容量倍增。 DDR5也增加爆發(Burst)長度,DDR4為BC4、BL8,DDR5將為BC8、BL16,此一強化提升同樣著眼在提升記憶體系統的整體存取效率。爆發長度提升使DDR5一次就可以傳遞64Bytes的資料,這剛好是典型CPU裡一條快取線(Cache Line)的資料量,此意謂著一次爆發週期剛好滿足CPU的資料需求,省去再次存取,同時也沒有無效傳遞。 管理匯流排升級 自DDR3開始至今DDR系列的記憶體在系統管理上均採行Serial Presence Detect(SPD)介面,主機板上的記憶體控制器(即晶片組或已整合至CPU內的晶片組電路)透過SPD介面與DIMM記憶體模組溝通聯繫,DIMM上有一專設的Electrically-Erasable Programmable Read-Only Memory(EERPOM)記憶體,在此應用情境下稱為SPD記憶體,該記憶體內存放著該條DIMM上的各種組態配置資訊、參數資訊,如容量、傳輸延遲(Latency)等。 不過DDR5不再使用SPD介面,而是改用I3C介面。I3C介面是由Mobile...
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添加DDR5功能 SDRAM效能/部署能力大增

隨著記憶體密度上升,記憶庫(Bank)的數量也須增加,以容納更高的記憶體密度。新一代的DDR5標準將記憶庫組(Bank Group)的數量擴充一倍,並且同時維持各組的記憶庫數量不變。另外,由於能夠在任一時間點打開更多的頁面(Page),以及提升高分頁命中率(High Page-hit)的統計概率,整體的系統效率應可加強。 記憶庫組到記憶庫組的交錯時序存取(Interleaved Timing)短於特定記憶庫組內記憶庫間的存取。這些時序參數同時有「長」的時序定義(tCCD_L、tWTR_L、 tRRD_L)和「短」的時序定義(tCCD_S、tWTR_S、tRRD_S)。長的時序係指記憶庫組內記憶庫到記憶庫(Bank-to-bank)的存取,而短的時序則是指存取不同的記憶庫組(圖1)。為便於理解,在此補充說明:tCCD_L可接近tCCD_S的兩倍。增加的記憶庫組可提高短時序的使用概率,進而減輕內部時序限制。 圖1 DDR5記憶庫/記憶庫組的時序 資料突發長度增加 DDR5 SDRAM將預設的突發長度從BL8加到BL16,並提高了指令/位址和資料匯流排的效率。以同樣的讀取或寫入CA 匯流排的作業而言,資料匯流排現可提供兩倍的資料,同時還能將對IO/陣列時序限制的暴露侷限於相同的記憶庫內。透過減少存取給定資料量所需的指令數,DDR5 SDRAM還能降低讀寫作業所需功率。 此外,突發長度增加後,存取相同之64B快取行(Cache Line)資料負載所需的IO數也減少。由於預設的突發長度增加,DDR5 DIMM架構得以具備雙子通道(圖2),進而提高通道的整體並行性、靈活性和數量。針對使用128B快取行負載的系統,DDR5亦特別為×4配置的裝備提供突發長度為32位元的選項,而能進一步改善指令/位址、資料匯流排效率及總體功率表現。 圖2 DDR5 40-Pin子通道DIMM範例 刷新指令 除了適用於DDR5和早期DDR SDRAM產品的標準ALL-BANK REFRESH指令(REFab)外,DDR5還導入了SAME-BANK REFRESH(REFsb)指令。當REFsb指令發出時,它會依照記憶庫位元(Bank Bits)透過指令/位址位元所指定的目標,在所有記憶庫組中鎖定同樣的記憶庫。 SDRAM設備的REFRESH指令會要求在指令發出前,被鎖定刷新的記憶庫須處於閒置狀態(預充電,無資料活動);而且,在REFRESH指令執行期間,那些記憶庫均不能重啟後續的寫入和讀取活動(時序參數tRFC)。REFRESH指令以平均週期間隔發送(時序參數tREFI)。對於REFab指令,系統必須於發出指令前確保所有記憶庫均為閒置狀態;針對16Gb DDR5 SDRAM裝置,在「正常」刷新模式下平均每3.9μs發送一次,每次持續295ns。 REFsb指令的效能優勢在於,在指令發出前,各記憶庫組內只需有一個記憶庫保持閒置狀態。當發出REFsb指令時,其餘的12個記憶庫(圖3)不必處於閒置;而且,對於非刷新記憶庫的唯一時序限制是相同記憶庫刷新到啟動的延遲 (Same-bank-refresh-to-activate Delay)(時序參數tREFSBRD)。REFsb指令只能以倍精度刷新(FGR)模式發送,意即各記憶庫平均須每1.95μs接收一次REFRESH指令。針對16Gb DDR5 SDRAM裝置,REFsb則僅持續130ns,這也將系統存取鎖定的對象(tRFCsb)減至主動刷新的記憶庫上(圖3)。使用REFsb時還有一個限制:每個「相同記憶庫」(Same Bank)都須在第二個REFsb指令發出前收到一個REFsb指令,但REFsb指令可以任一記憶庫的順序發送。 圖3 DDR5 REFsb與記憶庫的對應 模擬結果顯示,與REFsb相比,使用REFsb時系統效能吞吐量加大6%到9%(會因讀/寫指令比率不同而異),如圖4所示。另外,REFsb將刷新對平均閒置延遲時間的衝擊從11.2ns減為5.0ns。這些計算乃基於標準排隊理論所得,並適用於具隨機驅動資料流量的單個記憶庫。 圖4 DDR5系統吞吐效能改進 效能改進 以上述特點模擬64B隨機存取的工作負載後發現,與DDR4雙Rank的3200MT/s模組相比,效能顯著提高(圖5)。在此模擬情境中,假設各系統有8個通道與1DPC。 圖5 DDR5 不同速度/記憶庫模組的效能改進 透過從DDR5設備輸出資料前在READ指令期間進行校正,RAS的提升(如on-die...
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