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半導體資安受重視 台廠催生半導體資安標準

半導體產業內有許多標準都是在國際半導體產業協會(SEMI)的平台下形成,針對晶圓廠與晶圓設備的資訊安全標準也會循此途徑。SEMI會務拓展及會員服務總監李敏華(圖1)表示,SEMI作為連結產業的平台,對產業內需要群策群力才能解決的共同問題,一直抱持著積極推動的心態。 圖1 SEMI會務拓展及會員服務總監李敏華表示,台灣廠商將在半導體設備/整廠資安的國際標準制定上,扮演領導者角色。 台廠主導半導體設備安全標準 針對資訊安全議題,目前SEMI已經成立晶圓廠及設備資訊安全任務小組(Fab& Equipment Information Security Task Force),並由台積電、日月光等台灣半導體製造相關大廠帶頭,希望制定出全球通用的晶圓廠/半導體設備資訊安全標準。也因為半導體設備業者的重量級客戶都在台灣,因此這個由台系大廠主導的資訊安全標準,廣泛受到日本及北美SEMI會員的密切關注,因為設備業者都希望能在第一時間知道客戶對資安的要求,才能快速配合。 SEMI Taiwan接下來也會邀請相關主導廠商舉辦講座,跟半導體業內的其他業者分享其資安實務做法跟經驗,讓整個半導體產業鏈的成員都知道領導大廠的想法跟做法,進而提升半導體產業的資安水準。 資安問題無從迴避 不管是前段晶圓製造或後段封裝測試業者,為了提升自家的競爭力,都在朝智慧製造的方向發展。不管是在產線上安裝大量感測節點,蒐集各種機台參數,或是實現製程參數的中央控管,都必須倚靠工業物聯網(IIoT)這項基礎建設。 另一方面,不管是前段廠或後段廠,都在人工智慧(AI)、機器學習(ML)上布署重兵,希望藉由機器系統自動分析源源不絕的資料流,並從中找到關鍵資訊來改善自家企業的日常運作。一般來說,半導體生產線上的機台狀態可以分成Queue Time、Hold Time與Run Time三種狀態對半導體製造業者而言,Queue Time跟Hold Time當然要越短越好,這樣產線稼動率才能提升。也因如此,智慧排程、預兆診斷或預防性維護等基於人工智慧或機器學習的應用功能,吸引眾多半導體廠投入研發。 正因為IIoT跟機器學習的導入,是未來半導體產業必然要走的路,因此隨之而來的資安問題,是半導體業者無從迴避的挑戰,不能一邊享受這些新技術所帶來的效益,卻忽視其所帶來的隱患而不予以解決。不過,就如同其他垂直產業在推動智慧製造時,最大的問題不在新產線、新機台,而是既有產線的升級與更新,半導體產業要解決資安問題,最大的痛苦點也在既有機台上。即便是發展步調極快的半導體產業,產線上也仍存在少部分已經使用十多年的舊機台,要針對這類舊機台進行安全更新,是最棘手的挑戰。比較上位的工業電腦,都存在微軟(Microsoft)已終止Windows XP更新支援所帶來的問題,要對更下位、直接控制機台內部運作的可編程邏輯控制器(PLC)進行安全更新,問題只會更複雜。PLC本來就是相對封閉的控制系統,懂得撰寫PLC程式的工程師是相對少數,而且PLC的程式非常重視穩定度,因此只要一撰寫完成,上線使用確認能穩定運作之後,使用者通常是能不更新就不更新。 興利/除弊兩路並行 半導體產業經驗足為借鏡 智慧製造是每個製造業都必須面對的轉型課題,半導體產業身為目前全世界最接近工業4.0的產業,其發展路徑有許多地方可以讓其他領域的製造業參考。舉例來說,機台聯網對半導體設備來說,早已不是問題,某些進度比較快的大廠,不僅生產參數/配方都已經藉由機台聯網實現中央控管,甚至連機台上下料都已經毋須作業員協助,直接用無人搬運車加上機器手臂代勞,進而使得關燈工廠得以實現。 但半導體產業的智慧製造走得雖快,遇到的問題自然也是前所未有的。資訊安全是工業物聯網概念還在發酵階段,就已經有許多人提出警告的議題,但提出警告跟如何解決問題,畢竟是不同層面的事情。半導體身為最早遇到工業物聯網資安問題的產業,決定用群策群力的方式,將使用者、軟體業者、系統整合者和設備供應商團結起來,以制定產業標準的方式來解決問題。可以預料的是,這種做法未來應該會擴散到其他產業。
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助力AI/ML應用發展 Sensor Hub開發平台報到

AIoT發展熱戰方酣,無論是晶片商、系統服務或OEM廠商都大舉投入相關技術。為了能加速人工智慧(AI)與機器學習(ML)應用更加蓬勃,英飛凌推出可編程感測器中樞(Sensor Hub)開發平台方案,不僅提供各種感測元件,同時更協助OEM廠商設計樹莓派(Raspberry Pi)開發板,以混搭核心設計風格,滿足更為彈性的開發模式,因應AI和ML的應用發展。 英飛凌大中華區電源管理及多元化市場高級經理廖明頌表示,感測器技術能提供終端裝置具備五官能力,使人們能生活在更直覺與智慧化的環境下。為了有效發揮感測元件極致性能,該公司以從硬體為基礎的角色轉變成為應用服務為目標的廠商,提供完整方案給終端客戶。透過Sensor Hub開發平台概念,幫助OEM廠商AIoT產品得以快速面世,並導入於智慧樓宇、老人照護中心、玻璃防爆系統與自駕車等應用。 事實上,Sensor Hub開發平台概念早已發酵於垂直應用領域,而在消費型產品應用領域嶄露頭角,也不過僅有2~3年的光景,相較之下是一個比較新的概念。廖明頌談到,雖然大多數的廠商具備Sensor Hub開發平台的概念,但若非無完整的感測器產品系列,以及演算法運算的能力,是非常難以打造出此開發平台。 舉例來說,若某家公司僅有1~2類的感測器,僅能將相關應用鎖定於與這兩種相關的功能,在開發設計時就不會有太多的彈性與空間;再者,大多數廠商主要提供既有的MCU結合感測器開發方案,故即便有多樣化的感測器元件,但若要改變應用領域,則須套用另一種類型的開發工具。 相較之下,英飛凌不僅能滿足五官(除了嗅覺還在研發階段,但離實際面世時間不遠)的感測功能,並提供Raspberry Pi開發板設計,協助OEM廠商做初期部分開發,並有選用不同類型MCU的彈性,讓開發商可專注於API開發,使其得以在關鍵技術轉捩點奪得先機。 廖明頌指出,Sensor Hub開發平台已包辦部分Design House所需處理的工作,目的是為了強化AIoT的開發生態鏈,啟發更多元的創新並將其商品化,落實於各種不同應用場景。 整體而言,Sensor Hub開發平台的概念就是一層層疊加不同的感測技術,最大的挑戰在於後端演算法開發技術,而這部分需要透過感測數據的蒐集、機器學習分析,兩者雙管齊下方能滿足其效能。 廖明頌表示,從目前廠商接受度來看,大致可分為兩大類型。一種為實際生產產品的ODM、OEM廠商,以縮短產品上市時間為目標,期能有開發完成的演算法直接導入商品;而另一類型為Trend Leader,偏向於長期合作的關係,透過彼此軟硬體技術能力整合,打造出更具價值的AIoT應用服務。
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深度學習/雲端架構聯手發威 系統晶片設計進入新境界

近期EDA產業內最熱門的兩個話題,分別是導入深度學習與工具雲端化,而這兩個議題其實互為因果,彼此高度相關。要探討這兩個議題之前,必然要先從最底層的硬體計算平台發展開始談起,因為超級電腦是支撐深度學習與雲端EDA的基礎。 超級電腦為EDA雲端化重要推手 超級電腦跟一般典型的雲端伺服器不同,其發展方向在於提供更多運算效能,給某些需要極高運算力的應用或服務使用。目前全球最快的超級電腦是由IBM打造,位於美國橡樹嶺國家實驗室的Summit(圖1),但是在過去幾年裡,世界最快的超級電腦卻在中國。 圖1 位於美國橡樹嶺國家實驗室的超級電腦Summit。 目前世界排名第二跟第三的超級電腦,分別是中國國家平行計算機工程與技術研究中心所開發的「神威.太湖之光」與中國國防科技大學打造的「天河二號」。 Summit並非典型的雲端伺服器,反而更像是一個高度專業化的獨立雲端數據中心。Summit中的每個節點都有兩個22核的IBM Power 9處理器(CPU)及6個NVIDIA Tesla V100加速器,整個系統共有4,608個節點(最終4,096+512個節點,所以它在只會計算2次方的電腦科學家眼裡看起來並不那麼奇怪),Summit事實上是一個採用了202,752核Power 9及27,648個NVIDIA Volta GPU的超大型系統,外加10PB的DRAM及250 PB的存儲空間(假設它是Flash儲存的)。 其峰值性能為每秒200千兆/千萬億(1015)次的浮點運算。美國能源部計畫在2021年開展一個每秒100京/一億億億(1018)次浮點運算等級的機器。 這些怪獸級的超級運算機器,不僅是用來進行深度學習訓練的利器,也是EDA工具業界得以推出雲端化解決方案的原因 EDA大舉走向雲端 EDA工具業者近來在雲端布局上動作頻頻,如益華電腦(Cadence)近期便宣布推出「Cadence Cloud」。這個雲服務的內容包羅萬象,並皆能促使Cadence的工具通過雲端的槓桿作用,將效能表現推升到新的境界。有些工具因為可以擴展到上百或上千個內核,而成「雲端就緒(Cloud-ready)」的設計工具。另一種方法則是使用大量內核,藉由平行運算架構更快地完成運算任務。這種方法的最好的例子是「元件庫特徵化(Cell-library Characterization)」,使用者可以在上百個Corner及上千個元件中找到成千上萬正在處理的工作。 高度平行化與使用大量運算核心,對IC設計的許多環節而言,可以帶來很大的速度優勢。路易斯.卡羅爾(Lewis Carroll)所著的        「愛麗絲鏡中奇遇」(編按:本書為愛麗絲夢遊仙境的續作)中有一段著名的話可以代表設計規則檢查(DRC)小組組長的觀點: 紅皇后回答:「那真是個慢郎中的國家!在這裡,你必須拚命的跑,才能留在原地;如果你要到另一個地方,你要跑得比剛才快一倍才行。」 對DRC來說,每增加一個流程節點,需要檢查的設計規則數量就會翻倍。更嚴重的是,這些規則的複雜性亦以兩種方式遞增(圖2);其中一個是「由真實的物理尺寸所決定的規則」,最典型的就是跟微影(Lithography)製程效應相關的規則。這意味著隨著尺寸越小,就會有越多的多邊形需要處理;其次是規則本身就變得更加複雜。在晶片開發的早期,幾乎所有規則都是簡單的最小寬度、最小間距或封裝規則,沒有任何規則取決於互連中的當前方向、沒有金屬反射規則、沒有因開放平台通訊(OPC)不允許某些尺寸而導致的規則、也沒有用於「多重圖形(Multiple Patterning)」的著色規則。 圖2 設計規則數量成長趨勢 由於「縮放定律(Dennard Scaling)」已經結束,以及半導體產業的某些因素,電腦運算效能的成長速度已經放慢,結果就是晶片設計過程中的DRC步驟,需要越來越長的運行時間。 就像計算機科學中只有三個數字(0,1,∞)一樣,對EDA使用者來說,運算任務的執行時間其實只有四種等級: 1.在我去喝杯咖啡或回覆電子郵件時,工作就已經結束了。它的運行速度已經夠快,如果能更快當然是最好,但那不是重點; 2.運算任務大概需要吃一頓飯的時間,所以使用者每天有兩次設計迭代(Iteration)機會,就是吃午飯跟晚飯的時間; 3.運算任務要花一整個晚上執行,所以設計者每天都會有一次設計迭代; 4.運算任務需要好幾天的時間執行,所以使用者會盡可能的避免運行整個晶片設計,但這在設計簽核(Signoff)時是無法避免的。 不用說,第一、二甚至第三種狀態,都比第四種狀態更可取。但實際情況是,不只Signoff DRC無法在一夜之間完成,跑個三天都不算罕見,甚至連某些子平台也需要超過24小時的運行時間。更糟糕的是,DRC需要具有大量記憶體及處理器核心的機器,而它們價格昂貴,因此很少見。 目前業界所使用的典型「作業調度程序(Job Scheduler)」(如LSF或RTDA)無法優雅地處理它們。如果你需要四台同時具有巨大記憶體容量的機器,那麼作業調度程序必須讓第一到第三類作業空等,讓第四類作業有最高優先順序。這會在等待時浪費一些最昂貴的計算資源,而且由於這樣的機器很少,所以即使是開始工作的延誤,也是很大的浪費。 因此,業界需要評估不同的做法,在自有特殊伺服器農場或使用公有雲提供的大量普通伺服器之間進行權衡。不過,相對的,軟體工具也必須具有這種支援大量平行化與不同運算架構的彈性。 新軟體架構支援各種布署方案 以Cadence為例,該公司近期發表的Pegasus就可以在模擬或客製的環境中運行,並與Virtuoso平台以及Innovus實現系統(Implementation System)無縫整合。關鍵是它使用目前晶圓廠認證的PVS平台。 和其它命名中帶有「-us」字尾的產品相比, Pegasus的平行化程度更高。它是第一個將流水線基礎設施與資料流架構(Dataflow Architecture)結合的解決方案,可在上百個CPU上實現「近線性可擴展性(Near-linear Scalability)。它是雲端就緒的產品,能夠在內部伺服器或亞馬遜雲端服務(AWS)等外部商業雲端上運行。對使用者來說,Pegasus可以直接在高峰使用期間,例如DRC送交設計定案(Tape Out)時,從公有雲逐步添加大量資源。 Pegasus的早期客戶之一是德州儀器(TI);與其現有的解決方案相比,他們已成功使用大量的Pegasus CPU,大幅降低了全晶片DRC的運行時間。另一位早期客戶是Microsemi,它發現以前需要運行24小時以上的工作可以在幾個小時內完成。結果如圖3所示。在沒有Pegasus的情況下,在「時序收斂(Timing Closure)」後可以預見昂貴的延遲,而在有Pegasus的情況下,DRC及最終的「工程變更指令(ECO)」週期是快速且可預測的。 圖3 高度平行化並可支援外部運算資源的Pegasus可明顯減少DRC執行的時間。 根據Cadence彙整的資料,在使用360個處理器核心的條件下,三個不同客戶的實際設計加速了6倍到12倍不等。更重要的是,Pegasus還可支援更多核心,且效能還可持續增加。圖4顯示,Pegasus可支援160、320、640個CPU核心,且效能可持續提升。許多平行化工具在數十個CPU核心上運作,可表現出令人驚艷的加速成果,但核心數量增加到一定程度後,再添加額外的處理器核心,就不再有進一步的改進,甚至在某些情況下,由於協調CPU資源的工作成為瓶頸,反而會導致速度減慢。 圖4 Pegasus的可擴展性 因此,Pegasus允許企業利用內部伺服器中的大量通用伺服器,有效地擴展到上百個核心。當內部資源耗盡或無法使用時,Pegasus可以銜接雲端上的資源繼續使用。 不過,筆者還是要提醒,當開發團隊擁有近乎無限量的處理器核心時,很容易造成運算資源的浪費,而這個代價可不便宜。浪費模擬或浪費迭代太容易了。 EDA上雲端 機器學習水到渠成 當雲端及EDA都匯集在一起時,機器學習的元素,就可以很自然地加入其中。 與Cadence...
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AI輔助晶片設計話題熱 IC設計產業挑戰/機會並呈

利用人工智慧技術來加快晶片設計流程,是最近兩、三年來在EDA工具業界相當熱門的話題。特別是在布局繞線(P&R)與模擬(Simulation)階段,人工智慧技術已展現出相當大的應用潛力。  在此基礎之上,美國國防部旗下的DARPA希望更進一步,利用人工智慧實現全自動化的晶片設計(Push Button IC Design)。然而,這無疑是個相當遠大的目標。通常DARPA發起的先進研究計畫,都是十年磨一劍的專案,過程中失敗的機率也不低,但倘若能做出成果,對產業的顛覆性卻是不容小覷的。 從自駕車到全自動IC設計 DARPA挑戰科技極限 益華電腦(Cadence)資深副總裁暨客製化IC/PCB設計總經理Tom Beckley(圖1)指出,DARPA所推動的研究,通常都是挑戰當代科技極限的專案,其所舉辦的Grand Challenge競賽就是其中之一。 圖1 Cadence資深副總裁Tom Beckley指出,全自動設計是DARPA對半導體產業提出的下一個Grand Challenge。 2004年的DARPA Grand Challenge就以自動駕駛技術為主題,舉辦了第一屆自駕車挑戰賽,要求參賽隊伍用自動駕駛技術,完成從加州到內華達州,全程約150英里的賽事。結果第一屆參賽者沒有任何一支隊伍跑完全程,即便是跑得最遠的參賽隊伍,也只跑了7英里。2005年這項賽事捲土重來,賽事路線稍有變動,但大多數隊伍的表現都遠比前一屆更好,其中更有五支隊伍跑完全程132英里。 為了參與這項競賽所發展出來的技術,成為目前自駕車發展的基礎,未來更可能徹底改變人類社會的交通運輸。但從第一屆Grand Challenge到現在已經過了十多年,自駕車距離全面上路,還是有一段不小的距離。這就是DARPA計畫的特色--高度前瞻、高風險,但倘若能成功,將會對產業甚至整個社會造成顛覆性的變革。 拉回到半導體領域,DARPA這次對半導體產業提出的挑戰,全名為電子復興運動(Electronics Resurgence Initiative, ERI)。該計畫廣邀學術界、商用產業與軍事產業中獲選的成員共同參與,目的是將複雜又昂貴的SoC設計門檻壓低。 在EDA工具的輔助下,很多晶片設計流程已經進入自動化時代,但由於製程技術不斷進步,使得單一晶片得以整合更多功能,因此SoC設計變得越來越複雜,在SoC上執行的軟體也是如此。因此,兩相抵銷之下,SoC設計的成本還是一飛衝天,而且開發團隊的規模只增不減。這使得先進SoC的開發變成少數大型跨國公司的專利,而且只有少數市場規模夠大的應用,才能吸引業者開發這種先進SoC。 這個趨勢對小型晶片公司與美國國防部這種利基型客戶是不利的。以國防應用來說,許多系統設備也需要使用先進SoC,但由於國防航太產業的需求規模不夠大,因此開發費用很難攤提。  在ERI計畫之下,又分成電子資產智慧設計(Intelligent Design of Electronic Assets, IDEA)跟Posh開放原始碼硬體計畫(Posh Open Source Hardware, POSH)兩個子計畫,各有其研究團隊(表1)。   線路布局全面自動化 ERI的終極目標是創造出一個以軟體為基礎,完全自動化的實體線路布局產生器跟開放原始碼矽智財(IP)生態系,能在24小時內完成一次設計循環,進而讓客製化商用SoC跟符合國防部規格要求的軍用SoC均能大量、快速產出。 為了達成這個目標,IDEA團隊必須創造出一個無人介入(No Human...
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