Lam Research
挑戰Mega柱體均勻度/RDL導孔最佳化 ECD製程異質整合多方並進
為解決包括覆晶晶片、扇入型和扇出型晶圓級封裝(WLP)等現有技術面臨的挑戰,業界已開發多種新興方案,例如高密度扇出型(HDFO)WLP、矽穿孔(TSV)和矽中介層,以及相機影像感測器(CIS)所用的TSV。新的扇出型晶圓級封裝(FOWLP)技術會利用Mega柱體(Megapillar)、細線重新布線層(RDL)、堆疊式RDL或導孔RDL和微凸塊(Microbump)等特徵,為要電鍍這些特徵,需要製程、電鍍化學以及製造設備的全面創新。例如科技廠商科林研發(Lam Research)的SABRE 3D電鍍設備,即是整合這些創新技術的平台,旨在解決與特徵內(Within-feature, WiF)均勻度、共面性、缺陷、可靠度和生產量的相關問題。
Mega柱體電鍍製程迎三大挑戰
Mega柱體是高度為50µm至200µm以上的大直徑銅柱,通常用來連接FOWLP應用中的晶片。像這樣的大型結構需要較長時間進行電鍍。但是要在高溫浴中耗費更長的時間,就需要高完整性的密封,而Lam Research透過SABRE 3D的HDFO唇型油封(Lip Seal)滿足此一需求。
Mega柱體的電鍍製程須在控制柱體形狀的同時克服高電鍍速率,以及晶粒內(WiD)不均勻度的挑戰。以下將說明SABER 3D平台中能解決此問題的重要技術。
TurboCel高特徵內對流克服金屬離子傳遞限制
依照邏輯,增加電鍍電流,應該可以提高大型結構(如Mega柱體)的沉積速率。然而在質量傳遞(Mass Transport)限制條件下,Mega柱體容易變成不符需求的圓頂形狀。因此,大多數設備都包括某種形式的攪拌器或機械槳葉,以增加特徵內(Intra-feature)對流,來克服金屬離子傳遞的限制,並同時改善電鍍速率和柱型狀況。SABRE 3D使用一種稱為TurboCell的創新技術,實現高且均勻的特徵內流動(圖1)。
圖1 TurboCell裝置(左);兩個入口速度對四個不同特徵(右)產生的效應,特徵的深寬比從1:1到非常高的深寬比(HAR)
TurboCell技術可在晶圓下方保持非常狹窄的通道,根據製程將其精確控制在1mm至5mm範圍內,並注入極高流量的電鍍液。這種橫向流動的電鍍液可在基板的鍍面上產生剪切力,而晶圓會在該剪切區內旋轉,以維持嚴格的均勻度控制。TurboCell的成功取決於實現極高的特徵內對流的能力,使金屬離子能夠深入特徵內部,達到比競爭技術高出50~100%的沉積率。
SAC/SamrtDose技術實現大量製造
要在大量製造(HVM)的環境中維持此效能還需要其他的技術。其中第一個是分隔的陽極腔(SAC)。SAC採用離子滲透膜來抑制電解質中某些成分的直接對流傳遞。例如,它可以分離有機添加劑,並允許離子傳遞。透過把陽極與添加劑隔離,SAC系統可把化學品的消耗降至最低,並防止某些會影響良率的缺陷。
另一個實現大量製造的促成技術是SmartDose系統,它主要包含以Lam Research軟體和控制系統為基礎的線上化學品監測和供給。這使SABRE 3D能夠預測電鍍條件以及需求,例如一段時間之後所需的添加劑數量,並有助於把電鍍過程保持在低缺陷範圍內(圖2)。
圖2 利用SmartDose維持穩定的電鍍化學品供給,並把陽極與添加劑和製程副產品隔離,是實現大量製造的關鍵因素
三管齊下減少不均勻度
與傳統的銅柱晶粒設計相比,Mega柱體晶粒的有效區域密度變異更大。這為電鍍帶來挑戰,因為此布局會造成非常不均勻的電流分布。另一項稱為Durendal的創新技術可克服這個挑戰。Durendal是Lam Research設備的電氧化製程。與平面化類似,該製程可同時修正Mega柱體的形狀(從圓頂形修正為平坦狀),同時產生均勻的Mega柱體厚度分布。Durendal技術還適用於其他應用,例如銅柱和微柱(Micro-pillar)(圖3)。
圖3 Durendal技術還適用於其他應用,例如銅柱和微柱
減少不均勻度的第三種方法是透過電鍍液的設計。雖然以前的電鍍液可用來全面地處理多種應用,但現在出現了鎖定特定應用領域的化學方法。循環伏安法(Cyclic Voltammetry)和其他電化學特徵化技術正用於設計具有電導率和極化特性的電解質,以為TurboCell技術提供最佳的共面性。
最後,Lam Research基於軟體的預測性晶粒建模可用來模擬特定晶粒布局的共面性。它把電鍍條件納入考慮,包括一次、二次和三次電流分布,以預測凸塊高度分布。經過測試的模擬誤差低於1.5%,證明該軟體具備足夠的穩定性,可推動新的布局設計,以把共面性問題降至最低。
TurboCell實踐薄晶種電鍍
銅底切(Undercut)是電鍍細線RDL(重新布線層)的關鍵挑戰。由銅晶種(Seed)蝕刻製程所造成,該製程會腐蝕RDL線的底部(圖4),同時也給微柱帶來問題。由於大多數一般的RDL會使用約1,000-2,000埃
圖4 鍍條件與晶粒工程技術的結合,有助於克服底切問題
的銅晶種,因此利用標準蝕刻製程極具挑戰性。儘管市場上在新材料方面出現了一些進展,但Lam Research提供的解決方案聚焦於提供薄晶種(<600A)電鍍能力、TurboCell、晶粒工程以及替代的整合方法。實現薄晶種能力的主要挑戰是終端效應(Terminal Effect),這主要是指當晶種的電阻起主導作用時,會使晶圓中心相對於邊緣的電流分布有明顯變異,進而造成邊緣鍍層變厚。TurboCell裝置實現了薄晶種電鍍,這已在細線RDL應用中得到證明,可達到小於2%的晶圓內(WiW)均勻度測量值。
三條件整合達成BKM
傳統的RDL有正常或標稱的深寬比(1:1),而細線RDL有較高的深寬比(4:1)和更精細的特徵。較高的深寬比特徵通常更難潤濕,因此可能會在電鍍後造成缺失金屬的缺陷。另一個挑戰是,光阻比一般的RDL圖案更脆弱,而且在電鍍之前甚至電鍍過程中很容易損壞。
SABRE 3D整合了另一項稱為先進預處理(APT)製程模組的創新技術,該模組利用柔和的噴霧,可在電鍍之前以多種液體在真空中進行潤濕製程。此製程已取得專利,能生成均勻、且無缺陷的1.5×1.5µm細線。然而由於矽、聚醯亞胺(PI)和銅之間的熱膨脹係數(CTE)不匹配,因此細線RDL還有其他的機械可靠性問題。CTE不匹配會導致在隨後的熱處理過程中破裂或剝離(Delamination)。
Lam Research聚焦於晶粒工程來解決這個問題。傳統的銅鑲嵌製程對電遷移(EM)的挑戰已透過晶粒工程和各種銅化學配方解決。Lam Research還與客戶合作,透過使用蝕刻製程和晶粒工程技術,把10×10µm RDL的底切和線消耗降至最低。
針對細線RDL,Lam Research一直在最佳化ECD裝置和電鍍化學品,以影響晶粒尺寸和分布以及沉積雜質的數量。雖然這是一種有用的方法,但Lam Research正在考慮使用奈米雙晶銅(nt-Cu)作為替代方案。
採用nt-Cu是一項具吸引力的方案,因為它有高強度、良好的導電性和較高的銅原子擴散率。這些特性使nt-Cu成為銅-銅直接鍵合的促成因素,也是異質整合的重要鍵合方法。它還開啟了另一個機會,可與Durendal製程結合使用。Durendal可以產出具有高度平滑表面的平面晶粒,而nt-Cu可用來創建高度紋理化的奈米雙晶(Nano-twinned)結構。
電沉積nt-Cu薄膜需要適當地組合化學配方和波形最佳化,以及TurboCell條件(圖5)。Lam Research已展示了此三個條件的整合,以為細線RDL、微柱以及標準柱體實現具再現性、強韌的已知最佳方法(BKM)。
圖5 利用TurboCell最佳化、波形調變、以及開發特殊的化學品,科林研發已為沉積nt-Cu建立了最佳的製程範圍
堆疊式RDL管理鍍液抗老化
堆疊式RDL應用很容易受到導孔電鍍的挑戰,亦即未填充和空隙(圖6)。導孔的未填充會導致形狀變異,並把問題向下帶到微影步驟,因為景深(DoF)限制,而使微影出現聚焦的困難。就電鍍機制而言,小導孔比大導孔更容易填充,而未填充問題通常是低深寬比(LAR)的導孔填充。對於較小的導孔,較容易在特徵的底部角落提供加速生長,而獲得良好的超級填充條件。但若導孔較大,沉積物開始堆積的角落距離較遠,因此頂部中心容易出現填充不完全的現象。
圖6 堆疊式RDL的主要電鍍挑戰與導孔的未填充以及空隙形成有關
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晶片微縮難度高 半導體製程技術日新又新
簡化製程 EUV扮關鍵要角
艾司摩爾(ASML)資深市場策略總監Boudewijn Sluijk(圖1)表示,VR/AR、自動駕駛、5G、大數據及AI等,持續推動半導體產業發展,為滿足各式應用、資料傳輸,以及演算法需求,晶片效能不斷提高的同時,還須降低成本,而極紫外光(EUV)在先進製程中便扮演關鍵的角色。
圖1 ASML資深市場策略總監Boudewijn Sluijk表示,自動駕駛、5G、AI等新應用推升晶片性能發展。
Sluijk指出,過往採用ArFi LE4 Patterning或是ArFi SAQP進行曝光的話,要實現7nm、5nm,須經過許多步驟。例如用ArFi LE4 Patterning需要4個光罩、4次曝光;用ArFi SAQP需要6個光罩、9次曝光,而EUV只需1個光罩、1次曝光(圖2)。採用EUV技術不但可有效簡化製程,加快產品設計時程,也因為曝光次數明顯減少,因而可有效降低成本,滿足晶片設計高效能、低成本的需求,因此,市場對於EUV的需求有增無減。
圖2 EUV技術可有效減少曝光次數,進而降低成本。
資料來源:ASML
據悉,ASML的EUV系統現在可用於7nm生產,滿足客戶對可用性、產量和大量生產的需求。截至2019第二季季末,半導體界已經有51個EUV系統被建置(包含NXE:33xx、NXE:3400B),而該公司在2019年的銷售目標為30台EUV。
據悉,ASML目前已出貨11台EUV極紫外光系統,而在第二季再度接獲10台EUV極紫外光系統的訂單,顯示市場對於EUV設備的需求相當強勁。因此,ASML的出貨計畫將著重於2019年下半年和第四季,而2019年的整體營收目標維持不變。
然而,隨著晶圓產能不斷增加,ASML也持續推出生產力更高的EUV設備。Sluijk透露,目前EUV系統在晶圓廠客戶端每天生產的晶圓數量超過1,000片,而ASML持續強化EUV微影系統「NXE:3400C」的量產效能,不僅在ASML廠內展示每小時曝光超過170片晶圓的實力,在客戶端實際生產記憶體晶片的製造條件下,也成功達到每天曝光超過2,000片晶圓的成果,甚至達到2,200片的紀錄。另外,ASML也計畫在2020上半年推出生產力更高的設備,將NXE:3400C的生產率提升至>185wph。
除提升設備生產量之外,因應未來先進節點,ASML也計畫推出全新EUV設備,名稱為EXE,不僅擁有新穎的光學設計和明顯更快的平台,且數值孔徑更高,為0.55(High-NA),進一步將EUV平台延伸至3nm節點以下,擴展EUV在未來先進節點中的價值。
Sluijk說明,此一產品將使幾何式晶片微縮(Geometric Chip Scaling)大幅躍進,其所提供的分辨率和微影疊對(Overlay)能力比現有的NXE:3400高上70%。EXE平台旨在實現多種未來節點,首先從3奈米開始,接著是密度相近的記憶體節點。另外,EXE平台有著新穎的光學設計,並具備更高的生產力和更高的對比度,以及更高的生產量,每個小時>185wph,且Reticle Stage比NXE:3400快上4倍;Wafer Stage比NXE:3400快上2倍。
Sluijk指出,該公司的EUV平台擴展了客戶的邏輯晶片和DRAM的產品路線圖,透過提供更好的分辨率、更先進的性能,以及逐年降低的成本,EUV產品將會在未來十年到達一個經濟實惠的規模。
滿足晶片設計PPAC需求 蝕刻/沉積技術不容小覷
科林研發(Lam Research)副總裁Yang Pan(圖3)認為,在高級節點,最重要的趨勢是垂直縮放(Vertical Scaling)以滿足「功率-性能-面積-成本(Power Performance Area Cost, PPAC)」的需求,特別是記憶體和邏輯晶片;垂直縮放過去5年徹底改變了NAND產業,目前3D NAND的出貨量多於平面NAND(Planar NAND)。垂直縮放的實現須透過沉積和蝕刻中的High Aspect Ratio(HAR)製程實現,而這是該公司所擅長的。
圖3 Lam...