KLA

5G、IoT、人工智慧和自動駕駛等市場持續增長，其增長的動力是內部不斷提升的半導體含量。由於各種終端用戶產業領域的需求增加，全球包括組裝和測試在內的半導體封裝市場到2025年預計將達到850億美元。消費電子、資訊技術、資料中心、醫療設備、通訊和電信、航空、國防和汽車等工業領域，都需要依靠先進封裝來降低成本，並提高積體電路的功效。但先進封裝的良率問題，一直令半導體製造業感到相當棘手，故KLA搶在SEMICON Taiwan開展前，正式發表其新一代檢測機台與對應的AI解決方案，盼藉由新的軟硬體設備，協助半導體業界提高先進封裝的良率。 Kronos 1190晶圓檢測系統，ICOS F160XP晶粒挑選檢測系統，以及下一世代的ICOS T3/T7系列封裝檢測系統 儘管異構封裝已經問世多年，但是該技術的應用在過去兩年中急速增長，以滿足功能更加複雜和功耗不斷降低的需求。異構整合允許IC製造商在單個封裝中堆疊更多的矽，以提高晶體管的密度。這些變化影響了封裝的最終設計，和封裝內部的晶片組裝，其中包括了2.5D和3D晶片堆疊以及扇出封裝等技術在內的多種目前使用的技術。 隨著封裝內的晶片數量不斷增加，封裝的整體價值也隨之提高，已知良好晶片就變得越來越關鍵。在多晶片封裝中添加每個晶片之前，必須進行檢測和測試並驗證其功能。因此，實現高良率的異構封裝組裝需要更多的檢測和量測步驟。整體而言，檢測和量測技術可以為製程控制提供所需的資訊，這對於客戶實現先進封裝創新和定位差異的目標越來越重要。這些先進的封裝製程的複雜性和價值不斷地增加，因此製程控制解決方案對於良率學習、製程偏移控制和品質保證至關重要。 日前KLA公司推出Kronos 1190晶圓級封裝檢測系統、ICOS F160XP晶片挑選和檢測系統以及下一代的 ICOS T3 / T7系列封裝積體電路(IC)組件檢測及量測系統。這些新系統具有更高的靈敏度和產量，並包含下一代演算法，旨在應對特徵尺寸縮小、三維結構和異質整合所帶來的複雜性，進而在封裝階段推進半導體元件製造。 Kronos 1190晶圓檢測系統利用高分辨率的光學元件，在特徵尺寸縮減以及圖案更密集的情況下，為先進晶圓級封裝製程步驟提供線上製程控制。其DefectWise系統整合人工智慧(AI)作為系統層級的解決方案，可以促進靈敏度、產能以及分類正確度。這些進步保證了缺陷的正確判斷和分類，實現良好的品質控制和良率學習。新Kronos系統中的DesignWise將設計輸入添加到FlexPoint精確定位的檢測區域，進而提高檢測區域精度並提供更多相關的檢測結果。 在晶圓級封裝進行測試和切割之後，ICOS F160XP系統執行檢測和晶片挑選。如移動裝置應用中所採用的高級封裝由於其材料易碎，而可能帶有切割導致的雷射切割槽、髮絲細紋和側面裂紋等肉眼檢測看不到的裂縫。ICOS F160XP系統結合光學和真正的IR側面檢測，其100% IR檢測的產量比前一代產品增加一倍。該模組提供高效率的檢測流程，對影響良率的裂紋和其他缺陷類型具有很高的靈敏度，並且可以準確識別不良缺陷類型，提高晶片挑選的準確性。 新一代的ICOS T3 / T7系列則有幾種新型的全自動光學IC元件檢測儀配置，該系列中的檢測儀對微小缺陷類型更為靈敏，也提供準確穩定的三維量測，這對會影響最終封裝品質的問題提供了更好的檢測。ICOS T3/T7系列利用深度學習算法的AI系統來實現智慧缺陷類型分類，提供關於封裝品質的準確回饋，並針對各種類型和尺寸的器件進行優劣分類，減少作業員的人工複判。

半導體元件類型和設計節點的生產中，都在推動晶片品質提升。汽車、物聯網和其他工業應用需要晶片的使用壽命長並具有高度的可靠性，其中一些晶片須在溫濕度波動、振動或其他惡劣條件下運作時保持可靠的性能。≦5nm設計製程的先進半導體IC、閘極全環(GAA)或其他3D架構以及1,000多個製程步驟，都需要仔細控制製程變異性，以實現功率和性能目標。高品質半導體製造的創新對於實現可變性和缺陷控制至關重要，也因此晶圓廠生產的晶片可達到嚴格的可靠性和性能標準。本文首先將介紹汽車產業中用於滿足汽車IC嚴格品質要求的趨勢和創新，其次將探討未來半導體的品質趨勢。 汽車產業於製程身負重任 汽車產業將繼續增加更為複雜的自動駕駛輔助、安全和訊息娛樂功能，並朝著電動車和完全自動駕駛能力發展。隨著連通性、電氣化和自動駕駛技術的進步，車輛中半導體晶片的數量不斷增加(圖1)。隨品牌和型號的不同，一輛新車可擁有6,000~10,000個晶片，其中電子子系統約占汽車成本的35%。這些晶片包括處理器、儲存設備、RF設備、LED、功率元件和MEMS，涵蓋了200mm和300mm半導體工廠中生產的4Xnm至<1Xnm的製程設計。汽車產業中廣泛使用半導體，以及對半導體未來創新的依賴，體現在以下事實：汽車是成長最快的半導體領域，其成長率是其他產業成長率的2倍以上。 圖1　車輛中的半導體內容正在增加，以支援電氣化、連接性和自動駕駛　資料來源：KLA 車輛中有成千上萬的晶片，其中許多肩負關鍵任務功能，因此於半導體製程品質獲得新的關注。如果有一個關鍵晶片發生故障，則可能導致維修成本高昂，損害汽車製造商的聲譽，甚至造成人員受傷或是生命損失。從根本上講，晶片故障是可靠性問題。當晶片離開半導體製造商進入供應鏈中時，它是正常運作的，並透過包括電氣測試和老化測試在內的標準性能和品質控制測試。然而，它不能在車輛不斷變化的操作條件下(熱、冷、振動、下雪、下雨等)可靠地使用。與智慧手機等應用中的消費類半導體不同，汽車半導體需要在變化的環境中，以及在5至10年或更長的期間滿足更高的可靠性標準。這些標準推動了對半導體製造中嚴格品質控制的需求。 潛在缺陷 到目前為止，汽車半導體製造商的主要關注點一直集中在如何更準確挑出很可能發生可靠性問題的晶片，同時又不會浪費太多好的晶片。換句話說，除了提高良率之外，晶圓廠現在還針對可靠性進行了優化。而晶片較可能會產生高可靠性的問題，更可能具有潛在缺陷。潛在缺陷通常是與製程相關的缺陷，其大小或位置並不會導致晶片失靈，或者是位於晶片的未經測試的區域中。車輛的工作環境會觸發潛在缺陷，進而導致晶片故障或失靈(圖2)。 圖2　潛在缺陷的尺寸或位置特徵(左)不會導致晶片故障。在車輛的極端運行環境(熱/冷/振動/潮濕)中，潛在缺陷可能會被觸發(右)，進而導致晶片故障或失靈　資料來源：KLA 查找和去除具有潛在缺陷的晶片的有效方法是降低製程參數變異和缺陷數量。減少製程參數變異，意謂著要求晶片不僅能運行，而且還要在更嚴格的參數變異範圍內運行；減少缺陷數量意謂著將可接受的缺陷尺寸設置為小於可以影響良率的缺陷尺寸。為了發現更多細微的參數變化或更小的缺陷，晶圓廠需要實施更高靈敏度的製程控制策略—透過提高製程控制設備的靈敏度，或利用旨在檢測更小缺陷或變化的檢測和量測系統來實現。借助功能更強大的製程控制系統，汽車製造廠可以檢測、監測並控制潛在缺陷，以免這些缺陷可能導致的晶片過早失靈。 晶圓廠製程品質 汽車半導體製造商正在採納提高製程品質的思路，以避免出現晶片可靠性問題。例如，持續改進計畫減少了製程設備帶來的隨機缺陷，而更嚴格的表徵和監控策略確保了製程設備處於最佳工作狀態。IC製造商不能僅專注於優化晶圓製造製程以提高良率，還需要轉至最佳條件下運行製程，以達到可靠性標準。這種高品質的心態可能會在短期內增加廠商成本，但長期則會透過提供汽車製造商所需，可靠性更高的晶片而節省成本。 零件平均測試 除了透過減少整體製程缺陷數量來優化晶圓品質外，汽車晶圓廠還可以透過實施新的晶片篩選方法並從中受益，也防止潛在的可靠性故障產品流向客戶端。有一種稱為產線缺陷平均測試(I-PAT)的新線上技術，使用產線缺陷訊息來識別在晶圓廠中存在可靠性問題風險的晶片。其將多個關鍵製程步驟疊加形成複合檢測結果；該測試透過對該結果的缺陷數量分布的觀察，可以在考慮全部製程步驟的情況下，顯示出高缺陷率的晶片。由於缺陷水準在正態分布範圍外的晶片，具有更高潛在缺陷的可能性，因而可以從汽車供應鏈中剔除(圖3)。 圖3　汽車製程控制和晶片篩選方法可幫助汽車半導體晶圓廠達到零缺陷標準　資料來源：KLA 未來車電創新仰賴製程精進 隨著汽車電子產品的複雜性不斷提高，半導體產業可能會為了確保可靠性而導入汽車晶片架構的變化。例如考慮備援，這在發生故障的狀況下對關鍵的汽車子系統必不可少。如果半導體晶片是故障風險最大的關鍵，則不必依靠單一處理器來解決這個問題，相反地，可能更值得在晶片中構建三個同時運行的處理器；而這三個處理程序的結果，都將透過投票應用於關鍵決策。然後，如果一個處理器受到宇宙射線粒子的撞擊而導致位置翻轉，進而給出錯誤的答案，或者如果潛在缺陷的觸發導致處理器故障，則其他兩個處理器仍將給出正確的答案。在當今電晶體成本較低的情況下，若使用較小的設計節點或者較大的晶片尺寸，就可以實現整合的容錯能力，而不會大幅增加晶片成本。 用於汽車電子產品的擬真軟體工具還可以整合更多功能以實現可靠性設計。這些汽車擬真功能可以在內部開始，然後在將來發展為汽車電子的獨立EDA型產業。 汽車電子的高品質製造仍處於早期階段。展望未來，汽車半導體產業將開發可追溯性的新方法，並在製造過程中生成大量資料，以幫助從供應流中除掉有風險的晶片，並協助推動消除潛在缺陷所需的製程改進。這樣一來，半導體晶圓廠很可能會透過建立自己的汽車IC的高品質製造製程；而汽車製造商則會透過信賴的半導體供應商合作夥伴關係，進而協助生產更可靠的電子產品和更安全的車輛。 本文於前述篇幅敘述了汽車產業以及生產符合汽車可靠性標準的IC的驅動力，以下則將著重於介紹新一代IC的微縮、架構和處理技術所需求更嚴謹的品質控制。 半導體製程設備/材料品質具高標準 為了支援5G、人工智慧、資料中心、邊緣運算和其他產業，半導體製造商不斷開發具有日益複雜的架構和更小的功能尺寸的IC。對於5nm/3nm設計節點，先進邏輯晶片可以利用FinFET或GAA架構(奈米晶片或奈米線)，並利用EUV光刻(EUVL)。根據設計的複雜程度，設計5nm元件的成本約在2.1億至6.8億美元之間，而對於3nm節點，元件的設計成本在5億美元至15億美元之間。此外，生產新的先進節點的晶片需要超過1,000個製程步驟。每個步驟所涉及的製程設備和材料都必須符合嚴格的品質標準，以確保透過所有這些製程步驟所生產的晶片都可以正常運作，並滿足功率和性能規格。如果在單一製程步驟中出現問題，則可能導致性能降低、功能不一致或晶片完全失靈，進而給晶圓廠帶來巨大的經濟損失。 為了確保所有製程步驟均符合嚴格的品質標準，晶圓廠傳統上實施了減少製程變化和控制晶圓缺陷的策略。藉由監控製程變化和晶圓缺陷率，半導體晶圓廠可以穩定地生產，並按照所需的功率和性能指標來生產晶圓，進而獲利。但是，為了支援現今的先進製程及其架構的複雜性、功能的擴展性、新製程和新材料，必須針對所有類型的變化進行非常嚴格的公差控管，進而清除更小的缺陷。以上的原因推動了對整合功能、材料、製程設備、EUVL和其他領域實施品質控制的需求。 整合功能 3D架構在先進節點邏輯和儲存設備類型中普遍存在。在邏輯方面，3D電晶體結構從FinFET開始，並一直使用GAA奈米線或奈米晶片FET的早期版本，並將繼續使用未來的邏輯元件架構，如互補FET(CFET)和完整的3D邏輯。對於3D NAND儲存裝置，隨著垂直堆疊數量的增加，位元密度也會增加。堆疊的數量已經超過100，許多製造商都使用雙層結構，因為生產這些記憶體元件涉及多層沉積和高深寬比蝕刻。 對於邏輯和記憶體的3D架構，每個生產步驟中使用的製程機台、晶圓和材料必須滿足嚴格的品質標準。超出既定規格的製程步驟可能會導致元件參數發生變化或出現異常，例如3D NAND高縱深比接觸孔形狀或邏輯鰭側壁角，進而可能導致元件性能下降或失靈。監測用於生產這些3D設備結構的製程至關重要，並且需要測量整合功能，且需要採用創新的檢測和量測技術測量這些整合功能的訊號(圖4)。例如，新的光源可以使高縱深比結構的缺陷或變化產生訊號，而深度學習演算法可以從檢測和量測結果中，抑制測量雜訊或濾除雜訊。透過為整合功能開發有效的製程控制方法，半導體製造商可以識別、監測和控制與這些複雜3D架構相關的製程問題。 圖4　3D NAND記憶體和3nm奈米線晶體管架構為測量/控制整合功能帶來挑戰　資料來源：KLA 材料供應商 購入品質不合格的材料(光阻和其他化學藥品、晶片等)會導致重大的製程問題和財務損失，如有大型半導體製造商曾經因光阻劑品質問題而損失的收入超過十億美元，因此材料品質控制對於管理高階設計節點的良率和可靠性至關重要。 供應晶圓廠的最基本的材料是晶圓。基板製造商目前在將晶圓運送到晶圓廠之前，對其產品進行缺陷、表面粗糙度及平面度等品質控制檢測。晶圓廠在購入的晶圓進入製程流程之前，也會對其進行品質控制檢查。這種資格認證的策略可確保起始基板沒有缺陷和表面品質問題，而這些缺陷和表面品質問題會影響在其上構建的半導體元件的性能和可靠性。但是，更高的3D NAND堆疊和先進的邏輯架構需要初始基板滿足越來越嚴格的缺陷率、表面粗糙度和平面度的規格；這些規格則推動可以檢測越來越小的缺陷，並可以準確測量晶圓的平坦度、奈米形貌的檢測，以及量測系統的需求。 半導體製造商對晶圓以外的材料(如光阻)也實施了越來越嚴格的品質檢查。隨著設計節點變得越來越小，可能導致元件良率或可靠性問題的顆粒直徑也在不斷減小，這意謂著用於生產IC的材料必須不能含有更小的微粒。物料供應商需要確保物料在運輸後以及經過物料輸送系統後的每一批次都符合嚴格的品質要求。在晶圓廠內，可以採用高靈敏度的無圖案晶圓缺陷檢測系統進行來料鑑定，除了可以透過線上缺陷資料與不同批次的材料確認關聯性，也可以幫助分析與材料相關缺陷的原因。但是，半導體製造商越來越傾向將材料認證導向材料供應商，並要求在材料入廠成為製程的一部分之前進行嚴格的品質檢查。若想獲得資格證明，可能有多種方式，如供應商可能需要投資在無塵室和檢測設備上來認證他們的材料，如此可能將會使小型材料公司難以生存，因此，採用獨立資格認證服務可能更經濟有效。或可能有必要開發合適的資格認證技術，且該技術不需要大量的基礎設施(無塵室等)，但仍然可以模擬晶圓廠的環境(圖5)。 圖5　使用無圖案晶圓檢測材料資格認證，可助晶圓廠確定缺陷的根本原因　資料來源：KLA 製程設備製造商 轉向較小的設計製程和複雜的3D元件架構也會影響製程設備。薄膜沉積設備、蝕刻機、清洗設備、光刻機等也需要滿足嚴格的清潔要求—在發貨之前僅僅將製程設備擦拭乾淨的日子已不復返。如今，製程設備必須從製造商處獲得合格的證明，利用高靈敏度的檢測和量測系統來證明它們滿足製程穩定性，以及每顆晶圓透過增加的顆粒大小和數量(PWP)的嚴格標準。為了滿足這些嚴格的標準，設備製造商需要在設備設計尚可調整的研發過程中就考量到解決製程設備的清潔度問題。一旦安裝在半導體晶圓廠中，就需要實施製程機台監測策略，以便工程師可以迅速隔離並解決製程機台問題，進而保持生產先進IC所需的製程品質。 EUV微影 將EUV光刻技術和相關的較小設計節點整合到IC生產中，需要對新的光刻機、新的光罩以及新的光阻和其他消耗品精心協調和控制。使用EUVL進行成功的生產，需要從光罩毛坯和光罩圖案開始，對半導體製造的所有領域進行品質控制。更高的EUVL分辨率意謂著光罩毛坯和圖案沒有更小的缺陷，並且光罩圖案需要精確到更小的設計規格。為了支援EUVL生產更小的設計節點，晶圓不能有更小的缺陷，且需具有更小的表面粗糙度，並且必須滿足更嚴格的晶圓平坦度和應力規格。 在EUV光刻機上，品質控制的挑戰來自以下幾項：在大量生產過程中，許多層是在沒有防護膜保護光罩的情況下進行微影的。當前，由於各種挑戰而不使用EUV防護膜，其中包括防護膜透射率不夠高，並會導致非常昂貴的EUV光刻機的產量降低。這是30年來首次在生產過程中對光罩進行「裸露」處理，如此增加微粒和污染物落在EUV光罩表面上的風險，並會導致缺陷在晶圓的每個晶片上印製；這意謂著IC晶圓廠必須採取更徹底的方法來重新進行光罩重新認證，如直接將光罩檢測結合晶圓印刷檢查，以確保識別出所有對良率至關重要的光罩缺陷(圖6)。相較使用193i掃描儀進行生產，這種光罩品質控制策略以及所需的其他創新技術，將要求新的晶圓廠製程和製程控制流程。 圖6　晶圓印刷檢查方法結合標準光罩檢測使用，以認證半導體工廠中EUV光罩　資料來源：KLA 此外，EUV光刻技術存在的隨機差異性，高品質的半導體製造通常需要較少的隨機變化。隨機差異性給予驗證EUVL流程所需的檢測和量測步驟帶來了更多挑戰。如隱性重複缺陷會在某些微影中印刷，而在其他微影中不印刷。要在晶圓級別找到這些缺陷，就需要檢測機台具有高靈敏度，整顆晶圓的檢測覆蓋範圍非常高，並需要人工智慧來確定哪些檢測到的缺陷是與光罩問題有關的「重複缺陷」。此外，為了增強對隨機缺陷的檢測，檢測機台可以利用來自具有隨機擬真功能的運算繪圖軟體的訊息，有效顯示易受圖形故障影響的晶片區域。作為第二個示例，由於隨機因素導致的線邊緣粗糙度(LER)影響量測結果的準確性，包括CD穩定性和疊對誤差。將需要創新技術或新的量測科學和資料分析策略來幫助IC製造商有效顯示、監控和控制LER和其他隨機效應。 EUVL仍處於大量生產的初期。隨其發展，該產業將繼續開發新穎的策略，以幫助晶圓廠達到EUVL所需的品質標準。實際上，一些半導體製造商可能會開發自身與EUV相關的製造流程，進而開發專利品質控制方法。 高品質半導體製造在製造商生產下一代半導體元件方面發揮關鍵作用。而製造技術的創新專注於整個供應鏈的嚴格品質要求，這對於晶圓廠成功實現設計節點越來越小，且架構越加複雜的設備來說至關重要。 (本文作者皆任職於KLA，Ben Tsai為企業聯盟首席技術官兼執行副總裁；Cathy Perry Sullivan為技術行銷總監)

晶片製程隨著市場所需的功能增加而變得越趨複雜，製造過程仰賴量測系統來控制晶片製作的品質與成本。為了提升晶片製程的產量與良率，製程設備供應商科磊(KLA)推出採用圖像技術的Archer 750疊對量測系統，與針對晶片製造的SpectraShape 11k光學關鍵尺寸(Critical Dimension, CD)量測系統，分別用以確認晶片製作時每一層的正確對準，以及監控立體結構的形狀符合規格。 科磊(KLA)推出採用圖像技術的Archer 750疊對量測系統，與針對晶片製造的SpectraShape 11k光學關鍵尺寸(critical dimension, CD)量測系統。圖片來源：科磊 Archer 750疊對量測系統可生成準確的疊對誤差測量結果並兼顧產量，達到過去僅能透過散射測量技術的疊對系統生產的數量，藉由精準且及時的回饋，協助微影工程師識別製程偏差並改善整體圖案的完整性，同時達到加快生產與良率提升的效果，穩定生產先進邏輯(Advanced Logic)、DRAM及3D NAND裝置。 而SpectraShape 11k 則監控3D結構的形狀，確保電晶體與記憶晶格(Memory Cell)等符合規格。此外，SpectraShape 11k CD與尺寸形狀量測系統結合靈敏度與生產效率，不只可量測多種材料、結構與晶片形狀，還能夠高速測量先進邏輯、DRAM及3D NAND裝置，達成快速識別製程問題並嚴格監控制程的目標。 在5G、AI、數據中心及邊緣運算的高規格記憶體與邏輯晶片需求之下，量測系統技術的進展，增加晶圓廠對製程的控制程度，有助於製程複雜的晶片維持品質。

晶體缺陷易因表面汙染引起 磊晶層內的晶體缺陷可能因為表面污染(例如氧)而引起，這會導致磊晶層/底基層質界面處形成SiOx區域。在含SiOx的區域內成核的晶體缺陷可以導致缺陷處局部的原子級別的表面粗糙度增高，因而形成更高的Haze，這與磊晶品質相關聯。 本研究目的是開發一種用於測量圖案晶圓上磊晶層品質的光學技術。本文首先介紹為無圖案底基層開發的光學檢測技術，該技術可以預測每個磊晶層的品質並且具可重複性。這是一種利用寬頻電漿檢測系統上所收集的背景雜訊的機器學習方法，接下來會描述如何將該技術擴展用於圖案晶圓的磊晶層。 圖1顯示了針對不同的預烤和清洗條件的無圖案層並採用Surfscan Haze、SIMS、Secco蝕刻和AFM所獲得的缺陷密度的結果。不同測量技術的結果相互關聯性良好。隨後，在無預烤、750℃預烤以及850℃預烤的dHF清洗的底基板上沉積了一系列厚度不同的磊晶層，達到不同差排密度條件。這些在之後所沉積磊晶層的Secco蝕刻資料顯示，850℃、750℃和無預烤的條件下，可重複測量的缺陷密度分別為<102、4×104和4×105/cm2。本文針對這些之後所沉積的磊晶層來開發具有機器學習功能的光學技術。 圖1　採用各種技術所測量不同磊晶層清洗度和預烤溫度的標準化缺陷密度。 寬頻電漿光學檢測效率更高 本研究最初專注於開發使用寬頻電漿(KLA 29xx)光學缺陷檢測系統的技術，可以擴展用於圖案化晶圓，因為與傳統的Haze量測技術不同，首先採用無圖案晶圓並將其檢測結果與其他標準量測方法的結果比較(如SIMS、Secco蝕刻、AFM和Haze量測)，以證實新技術的可行性。 在無預烤、650℃和850℃預烤後沉積的一組磊晶層上隨機的位子選取背景訊號，這些磊晶層上的差排密度範圍很大(從小於100到4×105缺陷/cm2的範圍)。機器學習算法(iDO 2.0)被用來確定模型中最重要的缺陷特性(圖2)。在第一組隨機位置上對模型進行訓練後，另取第一組晶圓上的其他隨機位置來驗證模型的可行性。圖3~5顯示出在不同的預烤溫度下生長的磊晶層品質是非常容易區分的。在無圖案晶圓上採用同一個模型也得到了相同的結果。 圖2　iDO2.0分類的例子 圖2顯示了iDO2.0的分類。在該圖中，背景訊號被分類為「1」，而重要缺陷(DOI)則被分到各自的預烤溫度的分組中，其中「100」分類是指無預烤的條件。iDO2.0演算法可以根據缺陷特性自動分類組合。 圖3顯示對高密度缺陷(無預烤)無圖案磊晶層iDO2.0分析的示例，其中機器學習演算法預計超過85%的缺陷總數是屬於無預烤組的。圖4顯示了650℃預烤的樣本，就晶體品質而言它們更接近於無預烤的樣品而不是850℃的樣本。圖5顯示了在850℃的溫度預烤樣品的分類準確度為99%。這項技術與機器學習演算法(iDO2.0)結合，可在各種缺陷密度範圍內準確預測磊晶無圖案層的晶體品質。 圖3　無預烤磊晶層的iDO2.0分析 圖4　650℃預烤磊晶層的iDO2.0分析 圖5　850℃預烤磊晶層的iDO2.0分析 接下來，將三種類型的磊晶層--未摻雜矽(與無圖案晶圓研究的條件相同)、Si:P和Si0.8Ge0.2沉積在圖案化晶圓上。每種類型的薄層仍然採用同樣的三種預烤條件。然後如圖6所示，使用與無圖案晶圓相同的測量方法，在劃片槽上的100微米大小的接點上對每組晶圓進行測量。另外，圖6也顯示了一個晶圓圖的示例，其中兩個晶片用作iDO2.0訓練組，其餘的晶片用作驗證組。 圖6　iDO2.0訓練和驗證集的晶圓圖 正如預期，每個薄層類型都需要一個獨特的機器學習iDO2.0。同樣，對於圖案晶圓，要求具有90nm像素大小的超深頻ECP模式(基於灰階直方圖)，並使用光感器測量光強度，保持照明強度進而在不同預烤溫度的薄層之間獲得足夠的分辨率。該技術也能可重複地發現這些結構中的不同缺陷數量，也可以進行缺陷密度的測量，並在製造環境中實現磊晶品質的即時監控。 總結來說，本研究已經開發出一種快速的光學技術，可以在無圖案和圖案晶圓上針對廣泛的晶體品質可重複地發現磊晶摻雜和未摻雜矽和SiGe層的缺陷密度。接下來，將研究該技術在圖案化晶圓的SRAM區域中獲得相似結果的能力，該技術可以使產線上光學測量自動化，以在製造環境中實現磊晶品質的即時監控。 (本文作者Shravan Matham, Curtis Durfee, Brock Mendoza, Devendra K Sadana, Stephen W Bedell, John Gaudiello, Sean Teehan皆任職於IBM Research；HeungSoo Choi, Ankit Jain, Martin...

簡化製程　EUV扮關鍵要角 艾司摩爾(ASML)資深市場策略總監Boudewijn Sluijk(圖1)表示，VR/AR、自動駕駛、5G、大數據及AI等，持續推動半導體產業發展，為滿足各式應用、資料傳輸，以及演算法需求，晶片效能不斷提高的同時，還須降低成本，而極紫外光(EUV)在先進製程中便扮演關鍵的角色。 圖1　ASML資深市場策略總監Boudewijn Sluijk表示，自動駕駛、5G、AI等新應用推升晶片性能發展。 Sluijk指出，過往採用ArFi LE4 Patterning或是ArFi SAQP進行曝光的話，要實現7nm、5nm，須經過許多步驟。例如用ArFi LE4 Patterning需要4個光罩、4次曝光；用ArFi SAQP需要6個光罩、9次曝光，而EUV只需1個光罩、1次曝光(圖2)。採用EUV技術不但可有效簡化製程，加快產品設計時程，也因為曝光次數明顯減少，因而可有效降低成本，滿足晶片設計高效能、低成本的需求，因此，市場對於EUV的需求有增無減。 圖2　EUV技術可有效減少曝光次數，進而降低成本。 資料來源：ASML 據悉，ASML的EUV系統現在可用於7nm生產，滿足客戶對可用性、產量和大量生產的需求。截至2019第二季季末，半導體界已經有51個EUV系統被建置(包含NXE：33xx、NXE：3400B)，而該公司在2019年的銷售目標為30台EUV。 據悉，ASML目前已出貨11台EUV極紫外光系統，而在第二季再度接獲10台EUV極紫外光系統的訂單，顯示市場對於EUV設備的需求相當強勁。因此，ASML的出貨計畫將著重於2019年下半年和第四季，而2019年的整體營收目標維持不變。 然而，隨著晶圓產能不斷增加，ASML也持續推出生產力更高的EUV設備。Sluijk透露，目前EUV系統在晶圓廠客戶端每天生產的晶圓數量超過1,000片，而ASML持續強化EUV微影系統「NXE：3400C」的量產效能，不僅在ASML廠內展示每小時曝光超過170片晶圓的實力，在客戶端實際生產記憶體晶片的製造條件下，也成功達到每天曝光超過2,000片晶圓的成果，甚至達到2,200片的紀錄。另外，ASML也計畫在2020上半年推出生產力更高的設備，將NXE：3400C的生產率提升至>185wph。 除提升設備生產量之外，因應未來先進節點，ASML也計畫推出全新EUV設備，名稱為EXE，不僅擁有新穎的光學設計和明顯更快的平台，且數值孔徑更高，為0.55(High-NA)，進一步將EUV平台延伸至3nm節點以下，擴展EUV在未來先進節點中的價值。 Sluijk說明，此一產品將使幾何式晶片微縮(Geometric Chip Scaling)大幅躍進，其所提供的分辨率和微影疊對(Overlay)能力比現有的NXE：3400高上70%。EXE平台旨在實現多種未來節點，首先從3奈米開始，接著是密度相近的記憶體節點。另外，EXE平台有著新穎的光學設計，並具備更高的生產力和更高的對比度，以及更高的生產量，每個小時>185wph，且Reticle Stage比NXE：3400快上4倍；Wafer Stage比NXE：3400快上2倍。 Sluijk指出，該公司的EUV平台擴展了客戶的邏輯晶片和DRAM的產品路線圖，透過提供更好的分辨率、更先進的性能，以及逐年降低的成本，EUV產品將會在未來十年到達一個經濟實惠的規模。 滿足晶片設計PPAC需求　蝕刻/沉積技術不容小覷 科林研發(Lam Research)副總裁Yang Pan(圖3)認為，在高級節點，最重要的趨勢是垂直縮放(Vertical Scaling)以滿足「功率-性能-面積-成本(Power Performance Area Cost, PPAC)」的需求，特別是記憶體和邏輯晶片；垂直縮放過去5年徹底改變了NAND產業，目前3D NAND的出貨量多於平面NAND(Planar NAND)。垂直縮放的實現須透過沉積和蝕刻中的High Aspect Ratio(HAR)製程實現，而這是該公司所擅長的。 圖3　Lam...