GAA

半導體元件類型和設計節點的生產中，都在推動晶片品質提升。汽車、物聯網和其他工業應用需要晶片的使用壽命長並具有高度的可靠性，其中一些晶片須在溫濕度波動、振動或其他惡劣條件下運作時保持可靠的性能。≦5nm設計製程的先進半導體IC、閘極全環(GAA)或其他3D架構以及1,000多個製程步驟，都需要仔細控制製程變異性，以實現功率和性能目標。高品質半導體製造的創新對於實現可變性和缺陷控制至關重要，也因此晶圓廠生產的晶片可達到嚴格的可靠性和性能標準。本文首先將介紹汽車產業中用於滿足汽車IC嚴格品質要求的趨勢和創新，其次將探討未來半導體的品質趨勢。 汽車產業於製程身負重任 汽車產業將繼續增加更為複雜的自動駕駛輔助、安全和訊息娛樂功能，並朝著電動車和完全自動駕駛能力發展。隨著連通性、電氣化和自動駕駛技術的進步，車輛中半導體晶片的數量不斷增加(圖1)。隨品牌和型號的不同，一輛新車可擁有6,000~10,000個晶片，其中電子子系統約占汽車成本的35%。這些晶片包括處理器、儲存設備、RF設備、LED、功率元件和MEMS，涵蓋了200mm和300mm半導體工廠中生產的4Xnm至<1Xnm的製程設計。汽車產業中廣泛使用半導體，以及對半導體未來創新的依賴，體現在以下事實：汽車是成長最快的半導體領域，其成長率是其他產業成長率的2倍以上。 圖1　車輛中的半導體內容正在增加，以支援電氣化、連接性和自動駕駛　資料來源：KLA 車輛中有成千上萬的晶片，其中許多肩負關鍵任務功能，因此於半導體製程品質獲得新的關注。如果有一個關鍵晶片發生故障，則可能導致維修成本高昂，損害汽車製造商的聲譽，甚至造成人員受傷或是生命損失。從根本上講，晶片故障是可靠性問題。當晶片離開半導體製造商進入供應鏈中時，它是正常運作的，並透過包括電氣測試和老化測試在內的標準性能和品質控制測試。然而，它不能在車輛不斷變化的操作條件下(熱、冷、振動、下雪、下雨等)可靠地使用。與智慧手機等應用中的消費類半導體不同，汽車半導體需要在變化的環境中，以及在5至10年或更長的期間滿足更高的可靠性標準。這些標準推動了對半導體製造中嚴格品質控制的需求。 潛在缺陷 到目前為止，汽車半導體製造商的主要關注點一直集中在如何更準確挑出很可能發生可靠性問題的晶片，同時又不會浪費太多好的晶片。換句話說，除了提高良率之外，晶圓廠現在還針對可靠性進行了優化。而晶片較可能會產生高可靠性的問題，更可能具有潛在缺陷。潛在缺陷通常是與製程相關的缺陷，其大小或位置並不會導致晶片失靈，或者是位於晶片的未經測試的區域中。車輛的工作環境會觸發潛在缺陷，進而導致晶片故障或失靈(圖2)。 圖2　潛在缺陷的尺寸或位置特徵(左)不會導致晶片故障。在車輛的極端運行環境(熱/冷/振動/潮濕)中，潛在缺陷可能會被觸發(右)，進而導致晶片故障或失靈　資料來源：KLA 查找和去除具有潛在缺陷的晶片的有效方法是降低製程參數變異和缺陷數量。減少製程參數變異，意謂著要求晶片不僅能運行，而且還要在更嚴格的參數變異範圍內運行；減少缺陷數量意謂著將可接受的缺陷尺寸設置為小於可以影響良率的缺陷尺寸。為了發現更多細微的參數變化或更小的缺陷，晶圓廠需要實施更高靈敏度的製程控制策略—透過提高製程控制設備的靈敏度，或利用旨在檢測更小缺陷或變化的檢測和量測系統來實現。借助功能更強大的製程控制系統，汽車製造廠可以檢測、監測並控制潛在缺陷，以免這些缺陷可能導致的晶片過早失靈。 晶圓廠製程品質 汽車半導體製造商正在採納提高製程品質的思路，以避免出現晶片可靠性問題。例如，持續改進計畫減少了製程設備帶來的隨機缺陷，而更嚴格的表徵和監控策略確保了製程設備處於最佳工作狀態。IC製造商不能僅專注於優化晶圓製造製程以提高良率，還需要轉至最佳條件下運行製程，以達到可靠性標準。這種高品質的心態可能會在短期內增加廠商成本，但長期則會透過提供汽車製造商所需，可靠性更高的晶片而節省成本。 零件平均測試 除了透過減少整體製程缺陷數量來優化晶圓品質外，汽車晶圓廠還可以透過實施新的晶片篩選方法並從中受益，也防止潛在的可靠性故障產品流向客戶端。有一種稱為產線缺陷平均測試(I-PAT)的新線上技術，使用產線缺陷訊息來識別在晶圓廠中存在可靠性問題風險的晶片。其將多個關鍵製程步驟疊加形成複合檢測結果；該測試透過對該結果的缺陷數量分布的觀察，可以在考慮全部製程步驟的情況下，顯示出高缺陷率的晶片。由於缺陷水準在正態分布範圍外的晶片，具有更高潛在缺陷的可能性，因而可以從汽車供應鏈中剔除(圖3)。 圖3　汽車製程控制和晶片篩選方法可幫助汽車半導體晶圓廠達到零缺陷標準　資料來源：KLA 未來車電創新仰賴製程精進 隨著汽車電子產品的複雜性不斷提高，半導體產業可能會為了確保可靠性而導入汽車晶片架構的變化。例如考慮備援，這在發生故障的狀況下對關鍵的汽車子系統必不可少。如果半導體晶片是故障風險最大的關鍵，則不必依靠單一處理器來解決這個問題，相反地，可能更值得在晶片中構建三個同時運行的處理器；而這三個處理程序的結果，都將透過投票應用於關鍵決策。然後，如果一個處理器受到宇宙射線粒子的撞擊而導致位置翻轉，進而給出錯誤的答案，或者如果潛在缺陷的觸發導致處理器故障，則其他兩個處理器仍將給出正確的答案。在當今電晶體成本較低的情況下，若使用較小的設計節點或者較大的晶片尺寸，就可以實現整合的容錯能力，而不會大幅增加晶片成本。 用於汽車電子產品的擬真軟體工具還可以整合更多功能以實現可靠性設計。這些汽車擬真功能可以在內部開始，然後在將來發展為汽車電子的獨立EDA型產業。 汽車電子的高品質製造仍處於早期階段。展望未來，汽車半導體產業將開發可追溯性的新方法，並在製造過程中生成大量資料，以幫助從供應流中除掉有風險的晶片，並協助推動消除潛在缺陷所需的製程改進。這樣一來，半導體晶圓廠很可能會透過建立自己的汽車IC的高品質製造製程；而汽車製造商則會透過信賴的半導體供應商合作夥伴關係，進而協助生產更可靠的電子產品和更安全的車輛。 本文於前述篇幅敘述了汽車產業以及生產符合汽車可靠性標準的IC的驅動力，以下則將著重於介紹新一代IC的微縮、架構和處理技術所需求更嚴謹的品質控制。 半導體製程設備/材料品質具高標準 為了支援5G、人工智慧、資料中心、邊緣運算和其他產業，半導體製造商不斷開發具有日益複雜的架構和更小的功能尺寸的IC。對於5nm/3nm設計節點，先進邏輯晶片可以利用FinFET或GAA架構(奈米晶片或奈米線)，並利用EUV光刻(EUVL)。根據設計的複雜程度，設計5nm元件的成本約在2.1億至6.8億美元之間，而對於3nm節點，元件的設計成本在5億美元至15億美元之間。此外，生產新的先進節點的晶片需要超過1,000個製程步驟。每個步驟所涉及的製程設備和材料都必須符合嚴格的品質標準，以確保透過所有這些製程步驟所生產的晶片都可以正常運作，並滿足功率和性能規格。如果在單一製程步驟中出現問題，則可能導致性能降低、功能不一致或晶片完全失靈，進而給晶圓廠帶來巨大的經濟損失。 為了確保所有製程步驟均符合嚴格的品質標準，晶圓廠傳統上實施了減少製程變化和控制晶圓缺陷的策略。藉由監控製程變化和晶圓缺陷率，半導體晶圓廠可以穩定地生產，並按照所需的功率和性能指標來生產晶圓，進而獲利。但是，為了支援現今的先進製程及其架構的複雜性、功能的擴展性、新製程和新材料，必須針對所有類型的變化進行非常嚴格的公差控管，進而清除更小的缺陷。以上的原因推動了對整合功能、材料、製程設備、EUVL和其他領域實施品質控制的需求。 整合功能 3D架構在先進節點邏輯和儲存設備類型中普遍存在。在邏輯方面，3D電晶體結構從FinFET開始，並一直使用GAA奈米線或奈米晶片FET的早期版本，並將繼續使用未來的邏輯元件架構，如互補FET(CFET)和完整的3D邏輯。對於3D NAND儲存裝置，隨著垂直堆疊數量的增加，位元密度也會增加。堆疊的數量已經超過100，許多製造商都使用雙層結構，因為生產這些記憶體元件涉及多層沉積和高深寬比蝕刻。 對於邏輯和記憶體的3D架構，每個生產步驟中使用的製程機台、晶圓和材料必須滿足嚴格的品質標準。超出既定規格的製程步驟可能會導致元件參數發生變化或出現異常，例如3D NAND高縱深比接觸孔形狀或邏輯鰭側壁角，進而可能導致元件性能下降或失靈。監測用於生產這些3D設備結構的製程至關重要，並且需要測量整合功能，且需要採用創新的檢測和量測技術測量這些整合功能的訊號(圖4)。例如，新的光源可以使高縱深比結構的缺陷或變化產生訊號，而深度學習演算法可以從檢測和量測結果中，抑制測量雜訊或濾除雜訊。透過為整合功能開發有效的製程控制方法，半導體製造商可以識別、監測和控制與這些複雜3D架構相關的製程問題。 圖4　3D NAND記憶體和3nm奈米線晶體管架構為測量/控制整合功能帶來挑戰　資料來源：KLA 材料供應商 購入品質不合格的材料(光阻和其他化學藥品、晶片等)會導致重大的製程問題和財務損失，如有大型半導體製造商曾經因光阻劑品質問題而損失的收入超過十億美元，因此材料品質控制對於管理高階設計節點的良率和可靠性至關重要。 供應晶圓廠的最基本的材料是晶圓。基板製造商目前在將晶圓運送到晶圓廠之前，對其產品進行缺陷、表面粗糙度及平面度等品質控制檢測。晶圓廠在購入的晶圓進入製程流程之前，也會對其進行品質控制檢查。這種資格認證的策略可確保起始基板沒有缺陷和表面品質問題，而這些缺陷和表面品質問題會影響在其上構建的半導體元件的性能和可靠性。但是，更高的3D NAND堆疊和先進的邏輯架構需要初始基板滿足越來越嚴格的缺陷率、表面粗糙度和平面度的規格；這些規格則推動可以檢測越來越小的缺陷，並可以準確測量晶圓的平坦度、奈米形貌的檢測，以及量測系統的需求。 半導體製造商對晶圓以外的材料(如光阻)也實施了越來越嚴格的品質檢查。隨著設計節點變得越來越小，可能導致元件良率或可靠性問題的顆粒直徑也在不斷減小，這意謂著用於生產IC的材料必須不能含有更小的微粒。物料供應商需要確保物料在運輸後以及經過物料輸送系統後的每一批次都符合嚴格的品質要求。在晶圓廠內，可以採用高靈敏度的無圖案晶圓缺陷檢測系統進行來料鑑定，除了可以透過線上缺陷資料與不同批次的材料確認關聯性，也可以幫助分析與材料相關缺陷的原因。但是，半導體製造商越來越傾向將材料認證導向材料供應商，並要求在材料入廠成為製程的一部分之前進行嚴格的品質檢查。若想獲得資格證明，可能有多種方式，如供應商可能需要投資在無塵室和檢測設備上來認證他們的材料，如此可能將會使小型材料公司難以生存，因此，採用獨立資格認證服務可能更經濟有效。或可能有必要開發合適的資格認證技術，且該技術不需要大量的基礎設施(無塵室等)，但仍然可以模擬晶圓廠的環境(圖5)。 圖5　使用無圖案晶圓檢測材料資格認證，可助晶圓廠確定缺陷的根本原因　資料來源：KLA 製程設備製造商 轉向較小的設計製程和複雜的3D元件架構也會影響製程設備。薄膜沉積設備、蝕刻機、清洗設備、光刻機等也需要滿足嚴格的清潔要求—在發貨之前僅僅將製程設備擦拭乾淨的日子已不復返。如今，製程設備必須從製造商處獲得合格的證明，利用高靈敏度的檢測和量測系統來證明它們滿足製程穩定性，以及每顆晶圓透過增加的顆粒大小和數量(PWP)的嚴格標準。為了滿足這些嚴格的標準，設備製造商需要在設備設計尚可調整的研發過程中就考量到解決製程設備的清潔度問題。一旦安裝在半導體晶圓廠中，就需要實施製程機台監測策略，以便工程師可以迅速隔離並解決製程機台問題，進而保持生產先進IC所需的製程品質。 EUV微影 將EUV光刻技術和相關的較小設計節點整合到IC生產中，需要對新的光刻機、新的光罩以及新的光阻和其他消耗品精心協調和控制。使用EUVL進行成功的生產，需要從光罩毛坯和光罩圖案開始，對半導體製造的所有領域進行品質控制。更高的EUVL分辨率意謂著光罩毛坯和圖案沒有更小的缺陷，並且光罩圖案需要精確到更小的設計規格。為了支援EUVL生產更小的設計節點，晶圓不能有更小的缺陷，且需具有更小的表面粗糙度，並且必須滿足更嚴格的晶圓平坦度和應力規格。 在EUV光刻機上，品質控制的挑戰來自以下幾項：在大量生產過程中，許多層是在沒有防護膜保護光罩的情況下進行微影的。當前，由於各種挑戰而不使用EUV防護膜，其中包括防護膜透射率不夠高，並會導致非常昂貴的EUV光刻機的產量降低。這是30年來首次在生產過程中對光罩進行「裸露」處理，如此增加微粒和污染物落在EUV光罩表面上的風險，並會導致缺陷在晶圓的每個晶片上印製；這意謂著IC晶圓廠必須採取更徹底的方法來重新進行光罩重新認證，如直接將光罩檢測結合晶圓印刷檢查，以確保識別出所有對良率至關重要的光罩缺陷(圖6)。相較使用193i掃描儀進行生產，這種光罩品質控制策略以及所需的其他創新技術，將要求新的晶圓廠製程和製程控制流程。 圖6　晶圓印刷檢查方法結合標準光罩檢測使用，以認證半導體工廠中EUV光罩　資料來源：KLA 此外，EUV光刻技術存在的隨機差異性，高品質的半導體製造通常需要較少的隨機變化。隨機差異性給予驗證EUVL流程所需的檢測和量測步驟帶來了更多挑戰。如隱性重複缺陷會在某些微影中印刷，而在其他微影中不印刷。要在晶圓級別找到這些缺陷，就需要檢測機台具有高靈敏度，整顆晶圓的檢測覆蓋範圍非常高，並需要人工智慧來確定哪些檢測到的缺陷是與光罩問題有關的「重複缺陷」。此外，為了增強對隨機缺陷的檢測，檢測機台可以利用來自具有隨機擬真功能的運算繪圖軟體的訊息，有效顯示易受圖形故障影響的晶片區域。作為第二個示例，由於隨機因素導致的線邊緣粗糙度(LER)影響量測結果的準確性，包括CD穩定性和疊對誤差。將需要創新技術或新的量測科學和資料分析策略來幫助IC製造商有效顯示、監控和控制LER和其他隨機效應。 EUVL仍處於大量生產的初期。隨其發展，該產業將繼續開發新穎的策略，以幫助晶圓廠達到EUVL所需的品質標準。實際上，一些半導體製造商可能會開發自身與EUV相關的製造流程，進而開發專利品質控制方法。 高品質半導體製造在製造商生產下一代半導體元件方面發揮關鍵作用。而製造技術的創新專注於整個供應鏈的嚴格品質要求，這對於晶圓廠成功實現設計節點越來越小，且架構越加複雜的設備來說至關重要。 (本文作者皆任職於KLA，Ben Tsai為企業聯盟首席技術官兼執行副總裁；Cathy Perry Sullivan為技術行銷總監)

物聯網、工業自動化、人工智慧、自動駕駛、5G通訊等應用對晶片性能要求越來越高，為此，除了半導體技術、架構須持續演進外，材料也是推動半導體先進製程的其中一項關鍵。為此，半導體材料供應商如英特格(Entegris) ，便致力投入先進材料測試、發展，並提供半導體生態系統一貫的解決方案，協助晶圓代工、封裝等業者因應各種挑戰。 英特格資深首席科學家鄭君飛表示，要強化晶片效能，不外乎就是從三大面向著手，分別是製程、架構和材料。製程方面就是不斷朝微縮化發展，像是從16、14奈米一直邁進到7奈米、5奈米等；而架構則是從Planar到FinFET，再轉向GAA發展。然而，當製程、架構開始遇到瓶頸(如技術、成本)而難以有效增強晶片性能時，便可從材料著手。 鄭君飛說明，簡而言之，為了迎接這些挑戰，不同時期有不同策略。在個人電腦時代仰賴微縮技術，因為裝置也越來越小；到了行動裝置時代則導入新的材料增加效能，以延續摩爾定律。到了今天這個時代，不只需要微縮技術，更仰賴3D技術以及新的架構。過程中，材料技術不斷演進，且應用的材料本質也開始改變。為此，英特格也不斷嘗試新材料於半導體製程的研發。 英特格資深首席科學家鄭君飛表示，英特格的使命是運用科學為基礎提供解決方案，協助半導體客戶在先進製程上應對各種挑戰。 像是在閘極全環(GAA)結構導入鍺(Ge)。英特格指出，在GAA結構中，可能需要用到多個堆疊的奈米線，才能在特定的體積下提供足夠的開啟電流以獲得高速效能。而鍺的電洞遷移率高於矽，因此可以提升P型金氧化半導體(PMOS)電晶體速度，有利在5奈米下的製程實現減少耗電、提升性能的目標。 除了嘗試在GAA架構導入鍺外，英特格也嘗試了將導線材料從銅轉成鈷的測試。當電晶體體積縮小，傳統的銅(Cu)導線將會到達微縮下限，特別是當製程走到10奈米以下時，銅線電阻會迅速增加；而若果改用可適用較薄阻障層的鈷(Co)金屬，則可規避掉這個問題。當鈷金屬導體體積變大，接觸電阻就會跟著變小。 鄭君飛表示，在先進半導體製程導入新材料，目前仍是在測試階段，雖說已可確認這些新材料有助於先進半導體製程發展，但仍有許多挑戰待克服，像是可靠性、如何量產、價格等。英特格未來會持續投入相關研究，運用科學為基礎提供解決方案，協助半導體客戶在先進製程上應對各種挑戰。 鄭君飛也說，在半導體先進製程中，需要新的金屬材料去提高阻抗與可靠度，當金屬材料改變時，下游製程，像是如何清洗都須要一併改變，因此，半導體製程中導入新的材料絕對不是一個簡單的過程。因此，該公司也會提供半導體生態系統一貫的解決方案，像是汙染控制、晶圓運送/儲存、化學品安全等。

成立於2016年的中國長鑫存儲(Changxin Memory Technologies)，先前稱合肥長鑫與福建晉華、長江存儲為「中國製造2025」的三大記憶體國家隊。該公司日前正式宣布，首款自主設計DRAM(動態隨機存取記憶體)晶片2019年底預計開始逐步量產，透過重新設計DRAM架構，盡量減少美國技術使用，同時首度公開談論其技術內涵，希望有效降低技術侵權疑慮。 中國長鑫存儲在合肥投資新台幣近2500億元，準備量產自主DRAM記憶體 據了解，長鑫在合肥DRAM廠已投資約80億美元，計畫在年底量產，最初每月預計生產約1萬片晶圓，相較目前全球每月生產130萬片晶圓，上述數字僅如滄海之一粟，但對還沒有本土自製DRAM晶片的中國來說，卻不啻是項重大突破。2018年全球DRAM市場規模達996.5億美元，三星電子、SK Hynix、美光等三大廠掌控了95%市場。 長鑫表示其DRAM設計來自德國晶片商英飛凌旗下2009年破產的DRAM廠奇夢達(Qimonda)，長鑫存儲副總裁、未來技術評估實驗室負責人平爾萱表示，該公司已經把原本奇夢達的46奈米製程 DRAM提升到10奈米，也開始在極紫外光(EUV)、高介電常數金屬閘極(High-k Metal Gate, HKMG)和環繞閘極(Gate All Around, GAA)等新技術的研發。奇夢達曾提出埋入式電柵三極體技術，利用空間將三極體的性能提升，這種提升隨著線寬的減少越來越被需要。從堆疊式架構的發展歷史以及展望將來的發展趨勢就可以發現，現在DRAM沿用密集排布電容及埋入式電柵三極體，甚至未來3~5代DRAM應該都會延續類似架構。 DRAM是基於電容儲存電荷為原理的緊密鋪排的陣列，這個陣列透過一系列外圍電路管理以讀寫裡面儲存的資料。平爾萱說，與過往相比，今天一個面積小於指甲的DRAM晶片可容納80億儲存單元，而8個儲存單元可以代表一個字母，因此一個晶片可能儲存10億個字母。而這些數據可以6Gb/sec 的速度，在幾秒內完成讀寫。DRAM技術在發明之後的幾十年里，經歷了從早期簡單的平面結構，變化成為立體溝槽式電容及堆疊式電容的架構，為了爭取更多的電路表面積，演變出向上和向下兩種技術發展路線，而最終以堆疊式架構勝出。 原因是溝槽式架構面臨幾個技術瓶頸：其一是溝槽式只限於單面表面積，堆疊式可用雙面表面積，溝槽式架構很快就達到了刻蝕深寬比極限；其二是高介電質材料的應用受到溝槽式中高溫製程的限制。展望未來，平爾萱認為，DRAM是有極限的，透過技術改進，可以延後物理性能的限制，如導入 EUV微影技術及HKMG三極體以縮小線寬及加強外圍電路性能。EUV是繼193奈米 Immersion Scanner後又一個曝光技術革命，EUV主要是針對陣列，但外圍線路的增強及微縮也是近來DRAM技術發展的另一個機會。另外，由於DRAM製程中有電容這一段，因此HGMG製程的選擇需與電容製程匹配，透過導入HKMG，不但可以推動儲存密度進一步提高，連接埠速度也同步獲得了提升。