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Mentor通過台積電3奈米製程技術認證

Mentor近期宣布旗下多項產品線和工具已獲得台積電(TSMC)最新的3奈米(N3)製程技術認證。 台積電設計建構管理處資深處長Suk Lee表示,此次認證進一步突顯了Mentor為雙方共同客戶以及台積電生態系統所創造的價值。很高興看到一系列Mentor的平台正在不斷通過台積電認證,客戶能夠以此運用最先進的製程技術,在功耗和效能方面取得大幅提升,進而實現成功的晶片設計。 目前已通過台積電N3製程認證的Mentor產品包括Analog FastSPICE平台,該平台可為奈米级類比、射頻(RF)、混合訊號、記憶體和客制化數位電路提供先進的電路驗證。 Mentor還同時擴展了其Xpedition軟體對台積電2.5/3D產品的支援,包括用於設計規劃和網表的Xpedition Substrate Integrator、和用於布局的Xpedition Package Designer,經過增强後的Xpedition Package Designer現可滿足台積電的InFO技術要求。此外,Mentor Calibre實體驗證平台中的3Dstack技術還透過對CoWoS-S的支援,擴展了對台積電「晶粒之間」(inter-die)LVS的支援。 Mentor的IC驗證平台 Calibre nmPlatform也有多項產品獲得了台積電N3和N5製程認證,其中包括Calibre nmDRC和Caliber nmLVS工具套件—用於IC實體和電路驗證sign-off。Calibre在每個新製程上持續改進和開發新功能,同時提供良好的高準確性,可擴展性和周轉時間。如Caliber PERC可靠性平台,能夠對實體布局和網表進行獨特的整合分析,可自動執行複雜的可靠性驗證檢查。同時,Mentor還與台積電合作為ESD(靜電放電)和閂鎖(Latch-Up)驗證提供更加完備的功能。 而Calibre xACT寄生參數提取解決方案—可提供三維FinFET架構所需的高準確度,並協助Mentor和台積電的客戶充分發揮台積電3奈米製程的效能優勢。 Mentor IC EDA執行副總裁Joe Sawicki表示,Mentor和台積電將繼續發揮雙方的合作優勢,為共同客戶提供良好的解決方案。台積電的3奈米製程技術是當前最先進的製程技術,它不僅僅為全球客戶提供了優異的效能和功率效率,同時也再一次向業界證明,摩爾定律迄今依然行之有效。
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製程設備/材料關卡多 先進製程IC品質要求高

半導體元件類型和設計節點的生產中,都在推動晶片品質提升。汽車、物聯網和其他工業應用需要晶片的使用壽命長並具有高度的可靠性,其中一些晶片須在溫濕度波動、振動或其他惡劣條件下運作時保持可靠的性能。≦5nm設計製程的先進半導體IC、閘極全環(GAA)或其他3D架構以及1,000多個製程步驟,都需要仔細控制製程變異性,以實現功率和性能目標。高品質半導體製造的創新對於實現可變性和缺陷控制至關重要,也因此晶圓廠生產的晶片可達到嚴格的可靠性和性能標準。本文首先將介紹汽車產業中用於滿足汽車IC嚴格品質要求的趨勢和創新,其次將探討未來半導體的品質趨勢。 汽車產業於製程身負重任 汽車產業將繼續增加更為複雜的自動駕駛輔助、安全和訊息娛樂功能,並朝著電動車和完全自動駕駛能力發展。隨著連通性、電氣化和自動駕駛技術的進步,車輛中半導體晶片的數量不斷增加(圖1)。隨品牌和型號的不同,一輛新車可擁有6,000~10,000個晶片,其中電子子系統約占汽車成本的35%。這些晶片包括處理器、儲存設備、RF設備、LED、功率元件和MEMS,涵蓋了200mm和300mm半導體工廠中生產的4Xnm至<1Xnm的製程設計。汽車產業中廣泛使用半導體,以及對半導體未來創新的依賴,體現在以下事實:汽車是成長最快的半導體領域,其成長率是其他產業成長率的2倍以上。 圖1 車輛中的半導體內容正在增加,以支援電氣化、連接性和自動駕駛 資料來源:KLA 車輛中有成千上萬的晶片,其中許多肩負關鍵任務功能,因此於半導體製程品質獲得新的關注。如果有一個關鍵晶片發生故障,則可能導致維修成本高昂,損害汽車製造商的聲譽,甚至造成人員受傷或是生命損失。從根本上講,晶片故障是可靠性問題。當晶片離開半導體製造商進入供應鏈中時,它是正常運作的,並透過包括電氣測試和老化測試在內的標準性能和品質控制測試。然而,它不能在車輛不斷變化的操作條件下(熱、冷、振動、下雪、下雨等)可靠地使用。與智慧手機等應用中的消費類半導體不同,汽車半導體需要在變化的環境中,以及在5至10年或更長的期間滿足更高的可靠性標準。這些標準推動了對半導體製造中嚴格品質控制的需求。 潛在缺陷 到目前為止,汽車半導體製造商的主要關注點一直集中在如何更準確挑出很可能發生可靠性問題的晶片,同時又不會浪費太多好的晶片。換句話說,除了提高良率之外,晶圓廠現在還針對可靠性進行了優化。而晶片較可能會產生高可靠性的問題,更可能具有潛在缺陷。潛在缺陷通常是與製程相關的缺陷,其大小或位置並不會導致晶片失靈,或者是位於晶片的未經測試的區域中。車輛的工作環境會觸發潛在缺陷,進而導致晶片故障或失靈(圖2)。 圖2 潛在缺陷的尺寸或位置特徵(左)不會導致晶片故障。在車輛的極端運行環境(熱/冷/振動/潮濕)中,潛在缺陷可能會被觸發(右),進而導致晶片故障或失靈 資料來源:KLA 查找和去除具有潛在缺陷的晶片的有效方法是降低製程參數變異和缺陷數量。減少製程參數變異,意謂著要求晶片不僅能運行,而且還要在更嚴格的參數變異範圍內運行;減少缺陷數量意謂著將可接受的缺陷尺寸設置為小於可以影響良率的缺陷尺寸。為了發現更多細微的參數變化或更小的缺陷,晶圓廠需要實施更高靈敏度的製程控制策略—透過提高製程控制設備的靈敏度,或利用旨在檢測更小缺陷或變化的檢測和量測系統來實現。借助功能更強大的製程控制系統,汽車製造廠可以檢測、監測並控制潛在缺陷,以免這些缺陷可能導致的晶片過早失靈。 晶圓廠製程品質 汽車半導體製造商正在採納提高製程品質的思路,以避免出現晶片可靠性問題。例如,持續改進計畫減少了製程設備帶來的隨機缺陷,而更嚴格的表徵和監控策略確保了製程設備處於最佳工作狀態。IC製造商不能僅專注於優化晶圓製造製程以提高良率,還需要轉至最佳條件下運行製程,以達到可靠性標準。這種高品質的心態可能會在短期內增加廠商成本,但長期則會透過提供汽車製造商所需,可靠性更高的晶片而節省成本。 零件平均測試 除了透過減少整體製程缺陷數量來優化晶圓品質外,汽車晶圓廠還可以透過實施新的晶片篩選方法並從中受益,也防止潛在的可靠性故障產品流向客戶端。有一種稱為產線缺陷平均測試(I-PAT)的新線上技術,使用產線缺陷訊息來識別在晶圓廠中存在可靠性問題風險的晶片。其將多個關鍵製程步驟疊加形成複合檢測結果;該測試透過對該結果的缺陷數量分布的觀察,可以在考慮全部製程步驟的情況下,顯示出高缺陷率的晶片。由於缺陷水準在正態分布範圍外的晶片,具有更高潛在缺陷的可能性,因而可以從汽車供應鏈中剔除(圖3)。 圖3 汽車製程控制和晶片篩選方法可幫助汽車半導體晶圓廠達到零缺陷標準 資料來源:KLA 未來車電創新仰賴製程精進 隨著汽車電子產品的複雜性不斷提高,半導體產業可能會為了確保可靠性而導入汽車晶片架構的變化。例如考慮備援,這在發生故障的狀況下對關鍵的汽車子系統必不可少。如果半導體晶片是故障風險最大的關鍵,則不必依靠單一處理器來解決這個問題,相反地,可能更值得在晶片中構建三個同時運行的處理器;而這三個處理程序的結果,都將透過投票應用於關鍵決策。然後,如果一個處理器受到宇宙射線粒子的撞擊而導致位置翻轉,進而給出錯誤的答案,或者如果潛在缺陷的觸發導致處理器故障,則其他兩個處理器仍將給出正確的答案。在當今電晶體成本較低的情況下,若使用較小的設計節點或者較大的晶片尺寸,就可以實現整合的容錯能力,而不會大幅增加晶片成本。 用於汽車電子產品的擬真軟體工具還可以整合更多功能以實現可靠性設計。這些汽車擬真功能可以在內部開始,然後在將來發展為汽車電子的獨立EDA型產業。 汽車電子的高品質製造仍處於早期階段。展望未來,汽車半導體產業將開發可追溯性的新方法,並在製造過程中生成大量資料,以幫助從供應流中除掉有風險的晶片,並協助推動消除潛在缺陷所需的製程改進。這樣一來,半導體晶圓廠很可能會透過建立自己的汽車IC的高品質製造製程;而汽車製造商則會透過信賴的半導體供應商合作夥伴關係,進而協助生產更可靠的電子產品和更安全的車輛。 本文於前述篇幅敘述了汽車產業以及生產符合汽車可靠性標準的IC的驅動力,以下則將著重於介紹新一代IC的微縮、架構和處理技術所需求更嚴謹的品質控制。 半導體製程設備/材料品質具高標準 為了支援5G、人工智慧、資料中心、邊緣運算和其他產業,半導體製造商不斷開發具有日益複雜的架構和更小的功能尺寸的IC。對於5nm/3nm設計節點,先進邏輯晶片可以利用FinFET或GAA架構(奈米晶片或奈米線),並利用EUV光刻(EUVL)。根據設計的複雜程度,設計5nm元件的成本約在2.1億至6.8億美元之間,而對於3nm節點,元件的設計成本在5億美元至15億美元之間。此外,生產新的先進節點的晶片需要超過1,000個製程步驟。每個步驟所涉及的製程設備和材料都必須符合嚴格的品質標準,以確保透過所有這些製程步驟所生產的晶片都可以正常運作,並滿足功率和性能規格。如果在單一製程步驟中出現問題,則可能導致性能降低、功能不一致或晶片完全失靈,進而給晶圓廠帶來巨大的經濟損失。 為了確保所有製程步驟均符合嚴格的品質標準,晶圓廠傳統上實施了減少製程變化和控制晶圓缺陷的策略。藉由監控製程變化和晶圓缺陷率,半導體晶圓廠可以穩定地生產,並按照所需的功率和性能指標來生產晶圓,進而獲利。但是,為了支援現今的先進製程及其架構的複雜性、功能的擴展性、新製程和新材料,必須針對所有類型的變化進行非常嚴格的公差控管,進而清除更小的缺陷。以上的原因推動了對整合功能、材料、製程設備、EUVL和其他領域實施品質控制的需求。 整合功能 3D架構在先進節點邏輯和儲存設備類型中普遍存在。在邏輯方面,3D電晶體結構從FinFET開始,並一直使用GAA奈米線或奈米晶片FET的早期版本,並將繼續使用未來的邏輯元件架構,如互補FET(CFET)和完整的3D邏輯。對於3D NAND儲存裝置,隨著垂直堆疊數量的增加,位元密度也會增加。堆疊的數量已經超過100,許多製造商都使用雙層結構,因為生產這些記憶體元件涉及多層沉積和高深寬比蝕刻。 對於邏輯和記憶體的3D架構,每個生產步驟中使用的製程機台、晶圓和材料必須滿足嚴格的品質標準。超出既定規格的製程步驟可能會導致元件參數發生變化或出現異常,例如3D NAND高縱深比接觸孔形狀或邏輯鰭側壁角,進而可能導致元件性能下降或失靈。監測用於生產這些3D設備結構的製程至關重要,並且需要測量整合功能,且需要採用創新的檢測和量測技術測量這些整合功能的訊號(圖4)。例如,新的光源可以使高縱深比結構的缺陷或變化產生訊號,而深度學習演算法可以從檢測和量測結果中,抑制測量雜訊或濾除雜訊。透過為整合功能開發有效的製程控制方法,半導體製造商可以識別、監測和控制與這些複雜3D架構相關的製程問題。 圖4 3D NAND記憶體和3nm奈米線晶體管架構為測量/控制整合功能帶來挑戰 資料來源:KLA 材料供應商 購入品質不合格的材料(光阻和其他化學藥品、晶片等)會導致重大的製程問題和財務損失,如有大型半導體製造商曾經因光阻劑品質問題而損失的收入超過十億美元,因此材料品質控制對於管理高階設計節點的良率和可靠性至關重要。 供應晶圓廠的最基本的材料是晶圓。基板製造商目前在將晶圓運送到晶圓廠之前,對其產品進行缺陷、表面粗糙度及平面度等品質控制檢測。晶圓廠在購入的晶圓進入製程流程之前,也會對其進行品質控制檢查。這種資格認證的策略可確保起始基板沒有缺陷和表面品質問題,而這些缺陷和表面品質問題會影響在其上構建的半導體元件的性能和可靠性。但是,更高的3D NAND堆疊和先進的邏輯架構需要初始基板滿足越來越嚴格的缺陷率、表面粗糙度和平面度的規格;這些規格則推動可以檢測越來越小的缺陷,並可以準確測量晶圓的平坦度、奈米形貌的檢測,以及量測系統的需求。 半導體製造商對晶圓以外的材料(如光阻)也實施了越來越嚴格的品質檢查。隨著設計節點變得越來越小,可能導致元件良率或可靠性問題的顆粒直徑也在不斷減小,這意謂著用於生產IC的材料必須不能含有更小的微粒。物料供應商需要確保物料在運輸後以及經過物料輸送系統後的每一批次都符合嚴格的品質要求。在晶圓廠內,可以採用高靈敏度的無圖案晶圓缺陷檢測系統進行來料鑑定,除了可以透過線上缺陷資料與不同批次的材料確認關聯性,也可以幫助分析與材料相關缺陷的原因。但是,半導體製造商越來越傾向將材料認證導向材料供應商,並要求在材料入廠成為製程的一部分之前進行嚴格的品質檢查。若想獲得資格證明,可能有多種方式,如供應商可能需要投資在無塵室和檢測設備上來認證他們的材料,如此可能將會使小型材料公司難以生存,因此,採用獨立資格認證服務可能更經濟有效。或可能有必要開發合適的資格認證技術,且該技術不需要大量的基礎設施(無塵室等),但仍然可以模擬晶圓廠的環境(圖5)。 圖5 使用無圖案晶圓檢測材料資格認證,可助晶圓廠確定缺陷的根本原因 資料來源:KLA 製程設備製造商 轉向較小的設計製程和複雜的3D元件架構也會影響製程設備。薄膜沉積設備、蝕刻機、清洗設備、光刻機等也需要滿足嚴格的清潔要求—在發貨之前僅僅將製程設備擦拭乾淨的日子已不復返。如今,製程設備必須從製造商處獲得合格的證明,利用高靈敏度的檢測和量測系統來證明它們滿足製程穩定性,以及每顆晶圓透過增加的顆粒大小和數量(PWP)的嚴格標準。為了滿足這些嚴格的標準,設備製造商需要在設備設計尚可調整的研發過程中就考量到解決製程設備的清潔度問題。一旦安裝在半導體晶圓廠中,就需要實施製程機台監測策略,以便工程師可以迅速隔離並解決製程機台問題,進而保持生產先進IC所需的製程品質。 EUV微影 將EUV光刻技術和相關的較小設計節點整合到IC生產中,需要對新的光刻機、新的光罩以及新的光阻和其他消耗品精心協調和控制。使用EUVL進行成功的生產,需要從光罩毛坯和光罩圖案開始,對半導體製造的所有領域進行品質控制。更高的EUVL分辨率意謂著光罩毛坯和圖案沒有更小的缺陷,並且光罩圖案需要精確到更小的設計規格。為了支援EUVL生產更小的設計節點,晶圓不能有更小的缺陷,且需具有更小的表面粗糙度,並且必須滿足更嚴格的晶圓平坦度和應力規格。 在EUV光刻機上,品質控制的挑戰來自以下幾項:在大量生產過程中,許多層是在沒有防護膜保護光罩的情況下進行微影的。當前,由於各種挑戰而不使用EUV防護膜,其中包括防護膜透射率不夠高,並會導致非常昂貴的EUV光刻機的產量降低。這是30年來首次在生產過程中對光罩進行「裸露」處理,如此增加微粒和污染物落在EUV光罩表面上的風險,並會導致缺陷在晶圓的每個晶片上印製;這意謂著IC晶圓廠必須採取更徹底的方法來重新進行光罩重新認證,如直接將光罩檢測結合晶圓印刷檢查,以確保識別出所有對良率至關重要的光罩缺陷(圖6)。相較使用193i掃描儀進行生產,這種光罩品質控制策略以及所需的其他創新技術,將要求新的晶圓廠製程和製程控制流程。 圖6 晶圓印刷檢查方法結合標準光罩檢測使用,以認證半導體工廠中EUV光罩 資料來源:KLA 此外,EUV光刻技術存在的隨機差異性,高品質的半導體製造通常需要較少的隨機變化。隨機差異性給予驗證EUVL流程所需的檢測和量測步驟帶來了更多挑戰。如隱性重複缺陷會在某些微影中印刷,而在其他微影中不印刷。要在晶圓級別找到這些缺陷,就需要檢測機台具有高靈敏度,整顆晶圓的檢測覆蓋範圍非常高,並需要人工智慧來確定哪些檢測到的缺陷是與光罩問題有關的「重複缺陷」。此外,為了增強對隨機缺陷的檢測,檢測機台可以利用來自具有隨機擬真功能的運算繪圖軟體的訊息,有效顯示易受圖形故障影響的晶片區域。作為第二個示例,由於隨機因素導致的線邊緣粗糙度(LER)影響量測結果的準確性,包括CD穩定性和疊對誤差。將需要創新技術或新的量測科學和資料分析策略來幫助IC製造商有效顯示、監控和控制LER和其他隨機效應。 EUVL仍處於大量生產的初期。隨其發展,該產業將繼續開發新穎的策略,以幫助晶圓廠達到EUVL所需的品質標準。實際上,一些半導體製造商可能會開發自身與EUV相關的製造流程,進而開發專利品質控制方法。 高品質半導體製造在製造商生產下一代半導體元件方面發揮關鍵作用。而製造技術的創新專注於整個供應鏈的嚴格品質要求,這對於晶圓廠成功實現設計節點越來越小,且架構越加複雜的設備來說至關重要。 (本文作者皆任職於KLA,Ben Tsai為企業聯盟首席技術官兼執行副總裁;Cathy Perry Sullivan為技術行銷總監)
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聚焦AI加速器需求 格羅方德12LP+ FinFET製程準備量產

格羅方德(Globalfoundries)日前宣布,旗下最先進的FinFET解決方案「12LP+」已通過技術驗證,準備投入生產。 格羅方德的差異化「12LP+」解決方案主要針對AI訓練以及推論應用進行優化。本解決方案建立於驗證過的平台上,具有強大的製造生態系統,可為晶片設計師帶來高效能的開發體驗,及快速的上市時間。 為達到性能、功耗和面積的無懈組合,12LP+導入了若干新功能,包含更新後的標準元件庫、用於2.5D封裝的中介板,與一個低功耗的0.5V Vmin SRAM記憶單元,以支援AI處理器與記憶體之間的低延遲和低功耗數據往複,得到專為符合快速增長之AI市場的特定需所制定的半導體解決方案。 格羅方德資深副總裁兼運算暨有線基礎架構部總經理Amir Faintuch表示,AI會成為我們有生之年最具顛覆性的技術。越發明顯的是,AI系統的效能,特別是能運用一瓦的功率執行多少次運作,成為企業決定投資數據中心或頂尖AI應用的關鍵因素之一。我們的全新12LP+解決方案能夠直接處理這項挑戰,而AI正是本解決方案在進行設計以及優化時,不變的初衷。   12LP+建立在格羅方德14nm/12LP平台基礎上,早已出貨超過100萬個晶圓。許多公司包含Enflame和Tenstorrent等,都將格羅方德的12LP用於AI加速器相關應用。藉由與AI客戶緊密合作並互相學習,格羅方德開發出12LP+解決方案,為AI產業中的設計師提供更大的差異性以及更高的價值,並將開發及生產成本降至最低。 12LP+性能得以增強的特點包括:與12LP相比,將SoC級的邏輯性能提高20%,而在邏輯晶片尺寸方面則縮小10%。這些進階功能是透過12LP+的新一代標準元件庫加以達成,其中包含性能驅動的面積優化組件、單一Fin單元、新的低壓SRAM記憶單元以及改良版類比佈局設計規則。 格羅方德的AI設計參考套件及其協同開發、封裝和晶圓生產後續統包服務,增強了格羅方德12LP+專業應用解決方案的能力。在設計低功耗、經濟實惠且針對AI應用進行優化的電路時,更共同提供絕佳的整體體驗。格羅方德與生態系統夥伴間的緊密合作,亦造就了符合成本效益的開發費用,並縮短了上市時間。 除了12LP現有的IP產品組合之外,格羅方德亦將擴展12LP+的驗證範圍,藉此將PCIe 3/4/5和USB 2/3併進主機處理器。此外,也將HBM2/2e、DDR/LPDDR4/4x和GDDR6納入外部記憶體和晶片間互連技術,使設計師和客戶往小晶片架構發展。 格羅方德的12LP+解決方案已通過技術驗證,目前已準備在紐約州馬爾他的Fab 8進行生產,預計在2020下半年進行試產。格羅方德先前已宣布,將使Fab 8符合美國國際武器貿易條例(ITAR)標準和出口管制條例(EAR)於今年底生效的管制措施,透過這項舉措為Fab 8所生產的國防相關應用、裝置或組件提供機密性和完整保護。
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有效降低氮化鉭層電阻 鈷助力先進製程效能提升

現今隨著摩爾定律,半導體7nm先進製程已經進入量產的階段。從材料工程來看,針對電晶體接點與導線的重大金屬材料變革,是解除7nm以下先進製程效能瓶頸的關鍵。因此,電子產品驗證測試實驗室如宜特科技開始實測已量產的7nm晶片,解析鈷在7nm半導體製程扮演的角色(圖1)。 圖1 IC結構示意圖 降低RC Delay 提升晶片運行速度 在積體電路中,電阻-電容延遲時間(RC Delay)是影響半導體元件的速度或性能的重要參數之一。隨著半導體製程推進至7nm,不僅金屬連線(Interconnect)層數越趨增加,導線間的距離也不斷微縮;當電子訊號在層數多的金屬連線間傳送時,其產生的電阻-電容延遲時間將嚴重減低半導體元件的速度。如何降低電阻-電容延遲時間、增加半導體元件運行速度,是重要課題。 IC製程微縮 阻障層電阻相對增加 銅和鋁(Al)是半導體後段製程(BEOL, Back End Of Line)金屬連線最常使用的金屬材料。銅由於導電性較鋁好,主要被用於先進製程的金屬連線;但銅原子在介電層的擴散係數遠比鋁原子大,為防止銅擴散在介電層造成線路短路,因此在半導體製程上必須使用更緻密的氮化鉭(TaN),取代柱狀晶結構的氮化鈦(TiN)以避免銅擴散。 然而,氮化鉭比氮化鈦的電阻係數大,相差十倍以上(表1),使用氮化鉭為銅的阻障層,將有使金屬連線電阻增加的風險。 金屬線上的電阻為銅線電阻加氮化鉭層電阻的總和。銅線尺寸大時,氮化鉭層引起的電阻增加比例不大,可忽略不計。但當晶片微縮到非常小,使銅線尺寸逐漸縮小時,氮化鉭層貢獻的電阻比例就愈來愈大。當使用並聯電阻簡化計算氮化鉭層電阻貢獻度時,銅線橫截面尺寸由200nm降到20nm,此時氮化鉭層電阻貢獻度增至大於40倍(表2)。 然而在銅製程中,因銅容易擴散的特性,不能藉由降低氮化鉭層的厚度來減少電阻,否則就會失去阻障功能。因此在7nm IC製程中,使用新材料取代銅導線或阻障層成為重要課題。 降低晶片電阻 金屬材料為選用關鍵 如何降低氮化鉭層電阻的關鍵在於調整該層金屬材料。經過研究發現,鈷是加入氮化鉭阻障層的極佳候選材料,不但可以降低阻障層電阻,而且可以降低阻障層的厚度。 雙層接觸窗設計 使鈷發揮最大效能 金屬導線和矽基板上半導體元件間的連結為接觸窗(Contact),靠鎢(W)來連結,其阻障層材料是氮化鈦。 在銅金屬化製程中,為降低W/TiN接觸窗的電阻,鈷成為最佳候選者。但若用鈷完全取代W/TiN直接與銅接觸,則兩者容易固溶在一起,造成金屬導線電遷移性能變差,因此出現雙層接觸窗的製程。在剖析使用鈷的原因後,針對晶片製程進行實測。 前期樣品製備作業 進行測試時,為執行分析7nm製程產品而採購市售手機,取得Kirin980 CPU。因CPU封裝於手機電路板上,因此須先拆解(Tear down)相關部品,以及結構觀察的分析工程,包括X光分析、去錫球、去封裝、去膠、紅外線定位、研磨、吃酸、CPU/DRAM雙晶片分離等技術,最後再取得晶片。 利用TEM實際觀察金屬阻障層 以穿透式電子顯微鏡(Transmission Electron Microscope, TEM)搭配高性能的能量散布X射線譜術(Energy-Dispersive X-ray Spectroscopy, EDS/EDX),藉此解析7nm晶片的前段製程(Front End Of Line, FEOL)及後段製程。 透過TEM及EDS觀察晶片結構中第一層(M1)與第二層(M2)金屬層,解析7nm的鰭狀電晶體(FinFET)、閘極(Gate)、接觸窗(圖2),與相對應鈷及鎢(圖3)的成分分布。 圖2 STEM HAADF影像,顯示鰭狀電晶體、閘極、接觸窗、M1和M2等結構。 圖3 圖中深色區為鈷(Co)成份,淺色區為鎢(W)成份,對照圖二,即可了解鈷和鎢在結構中分布情形。 透過比較觀察到鈷成為接觸窗及阻障層材料,且包覆整個第一層(M1)銅金屬層結構,成為阻障層材料。但Co沒有完全取代接觸窗的W/TiN,可能是因為接觸窗製程與阻障層製程使用不同類型製程,造成Co與周圍材料反應狀況不同,致使接觸窗的Co無法完全取代W/TiN。 將從底材到第八層金屬層的結構圖(圖4)與相對應的成分分布圖(圖5)對照可了解鈷除用在接觸窗下層,也使用在第一層到第四層金屬層的阻障層。除此之外也可發現,鎢除了使用於接觸窗上層,亦用於閘極上。 圖4 STEM HAADF影像,顯示鰭狀電晶體、閘極、接觸窗、M1和M2等結構。 圖5 圖中深色為鈷成份分布,淺色為鎢成份分布。對照圖4,即可了解,除了接觸窗上層,鈷使用在第一層到第四層金屬層。 自平面(Plan-View)觀察接觸窗深入晶片結構 進一步研究平面及俯視影像觀察接觸窗的結構,該實驗室平面式TEM試片製備比一般橫截面TEM試片製備繁複,但皆可用FIB(Focus Ion Beam)機台製備。 從平面影像觀察接觸窗結果(圖6及圖7)可見鈷為長條型,鎢接近圓形或橢圓形狀(圖7)。一個鎢分布在一條縱向長條型鈷上,橫向鈷連接兩條縱向長條型鈷。有些長條型鈷上沒有鎢。此區域長條型的鎢分布在閘極上,非用於接觸窗。 圖6 STEM...
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專訪CEA-Leti執行長Emmanuel Sabonnadiere SOI將成邊緣AI重要推手

CEA-Leti執行長Emmanuel Sabonnadiere表示,SOI技術有多種衍生型,從適合邏輯電路與類比電路使用的FD-SOI,到適合射頻元件使用的RF-SOI、以及專為功率半導體應用需求開發的Power-SOI, SOI材料的應用涵蓋範圍極大,並獲得意法半導體(ST)、恩智浦(NXP)、格芯和三星(Samsung)等半導體業者採用。 雖然格芯近期已宣布停止發展先進製程技術,但CEA-Leti跟SOI生態圈裡的眾多合作夥伴,還是會持續推動SOI製程微縮,並搭配其他新的技術,如嵌入式非揮發記憶體、3D整合跟新的設計工具,讓SOI繼續往前邁進。 事實上,邊緣AI晶片很適合使用SOI製程來生產,因為邊緣AI晶片對功耗/性能比的要求很高,而且常常涉及到運算跟感測器的整合,這些需求都與SOI的特性跟優勢正好一致。此外,相較於FinFET,FD-SOI有一個很重要的特色,就是可以動態調整邏輯電路的工作點,不像FinFET,在設計階段就必須在高效能跟低功耗之間做出取捨。這對於簡化類比電路設計,也能帶來很大的優勢。 不過,半導體產業終究是一個需要規模經濟來支撐的產業,如果沒有健全的生態系統,即便技術特性再優異,還是很難在商業上取得進一步成功。因此,CEA-Leti未來會跟合作夥伴推出更多配套技術,讓SOI製程的應用得以更加普及。 CEA-Leti執行長Emmanuel Sabonnadiere指出,SOI製程有許多特性,正好迎合邊緣AI應用的需求。  
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Mentor多項工具通過台積電5奈米FinFET製程

Mentor宣佈,該公司的Calibre nmPlatform和Analog FastSPICE(AFS) Platform中的多項工具已通過台積電5奈米FinFET製程技術認證。Mentor亦宣佈,已成功完成參考流程內容,以支援台積電創新的系統整合單晶片(TSMC-SoIC™)多晶片3D堆疊技術。 台積電設計建構行銷部資深處長Suk Lee表示,透過提供更多功能和解決方案來支援台積電最先進的製程,Mentor再次為台積電的生態系統帶來了更高的價值。雙方合作把Mentor的工具與台積電領先業界的製程技術結合在一起,能使台積電的共同客戶為高速成長的市場,包括智慧行動和高效能應用,快速推出創新的晶片產品。 Mentor與台積電密切合作,在台積電的5奈米FinFET製程上對其Calibre nmDRC、Calibre nmLVS™、Calibre YieldEnhancer、Calibre PERC™和 AFS Platform軟體進行認證,以使雙方的共同客戶獲益。例如,Mentor支援台積電5奈米FinFET技術的Calibre PERC可靠性驗證解決方案已特別增強,可透過為全晶片設計提供漏電流檢查來提升產品的可靠性。執行這些檢查可協助共同客戶確保不會發生過度漏電流的情況,以實現最佳的設計效能。 此外,Mentor的AFS平台已通過台積電的最先進製程認證,使Mentor客戶能夠在台積電的5奈米FinFET製程上,信賴類比、混合訊號和射頻(RF)晶片設計的驗證結果。 Mentor還成功完成了參考流程內容,其中包含Calibre nmPlatform和Xpedition IC Packaging設計流程軟體的關鍵元件,以支援台積電的先進SoIC技術。台積電創新的SoIC技術是採用晶片上晶圓(Chip-on-wafer)接合(Bonding)製程來支援多晶片的堆疊,並提供無突起(Bumpless)接合結構,以實現更佳的效能。Mentor對台積電此款先進的晶片堆疊技術的支援包括:使用Xpedition Substrate Integrator(XSI)軟體進行設計規劃和網表管理、使用Calibre 3DSTACK工具進行實體驗證、以及使用Caliber xACT解決方案進行晶粒間的寄生電容萃取。最近還增加了相互連結Calibre 3DSTACK結果到XSI的能力,可大幅縮短除錯和反覆設計時間。 Mentor的IC部門執行副總裁Joseph Sawicki表示,Mentor很高興與台積電合作,持續提供創新技術,使Mentor的共同客戶能夠把眾多世界上最先進的IC帶到市場。今年,台積電和Mentor共同開發解決方案,為Mentor的共同客戶提供多種設計選擇,以助力其在快速成長和競爭激烈的市場中迅速推出晶片產品並脫穎而出。
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維護7奈米閘極多晶矽移除製程品管 NFET/PFET先進缺陷檢測上場

為了僅移除犧牲閘極而不影響源極和汲極,z方向上的氧化物和晶圓平面方向的閘極壁隔層材料被用於保護源極和汲極。如果壁隔層或氧化物介面中存在任何弱點,則源極或汲極就可能在該製程中受到侵蝕。當侵蝕狀況很嚴重並且導致整個源極/汲極被破壞以及鰭式場效電晶體(FinFET)失效時,此一缺陷就被稱為RX孔。優化製程條件以盡量減少或消除PFET和NFET鰭上的RX孔缺陷,是所有後閘極FinFET技術的一致要求。本文將說明針對7奈米技術節點中的這些缺陷類型,而開發實用在線檢測和檢視策略中所應對的挑戰和解決方案。 7奈米FinFET的RX孔監控難度高 針對7奈米FinFET的RX孔的監控作業,存在著非常大的挑戰,以下分成兩方面加以說明。 檢測系統要求高 為了充分監控RX孔,檢測系統必須能夠在PFET和NFET上持續一致地檢測到RX孔。在製程開發中,對P和N缺陷分別進行計數也有益於評估不同製程條件的影響。檢測系統還必須可以包容技術開發中內在的大幅度製程變化。寬頻電漿(BBP)系統根據其特定的型號可以在不同程度上滿足這些需求。這裡將討論29xx BBP系統用以監測7奈米技術開發的RX孔的結果及其局限性。 透過SEM識別特定缺陷類型 採用掃描式電子顯微鏡(SEM)對光學檢測系統所捕獲的缺陷進行檢視,對於識別特定的缺陷類型至關重要。在多晶矽閘極移除的監控步驟中,RX孔存在於較厚的氧化層之下,因此獲取該缺陷的電子影像極具挑戰性。此外,xy尺寸更加緊密,閘極的寬深比也高於先前的技術節點,這些對SEM檢視系統提出新的挑戰,因此本文也將討論本研究中所採用的SEM檢視解決方案。 善用29xx BBP系統  檢測和分類RX孔 以下說明採用29xx BBP系統時如何監測7奈米技術開發的RX孔,分成兩部分來加以說明。 寬頻電漿檢測 引入29xx BBP檢測系統改進了硬體和軟體,並為先進技術節點提供最高階的檢測解決方案。在研究中,使用電子設計自動化(EDA)軟體開發了自定義布林(Boolean)設計層,並將其作為檢測配方的一部分以提升NFET和PFET上的RX孔的檢測和分類。 圖1顯示了pRX孔平面圖與相關自定義設計片段的SRAM陣列範例,而圖2顯示一個邏輯pRX孔缺陷的範例。這個設計片段專門用於清晰地識別PFET(顯示藍色)和NFET(顯示紅色)鰭片。在陣列平面圖上可以看到,暗色和亮色水平線分別對應著PFET和NFET區域。雖然人眼很容易僅憑藉重複模式就可以識別SRAM中的PFET與NFET,但這對於如圖2中所示的邏輯區域因其設計布局的大幅度變化就無法識別。對這些邏輯缺陷進行N或P分類是透過將晶圓上的缺陷位置與設計中的相應位置進行比較,並且計算缺陷擴展邊界框(EBB)內的PFIN或NFIN自定義層密度來實現的,如圖2b正中間的虛線框所示。 圖1 顯示了pRX孔平面影像(a)和與其相關的自定義設計片段SRAM陣列(b)。注意在平面影像(a)中,亮線和暗線如何分別與(b)中的NFET和PFET鰭片相對應。 圖2 顯示了pRX孔平面影像(a)和與其相關的自定義設計片段(b)。在平面影像中,亮線和暗線對應於鰭片或STI。注意平面圖和設計片段沒有按比例顯示。 然而,對於陣列缺陷,因其間距更為緊密,EBB過大,所以不能準確地將缺陷進行P或N分類。因此,本研究利用了檢測配方中的一項名為Super Cell的新功能。該功能允許在SRAM陣列內分別對PFET和NFET進行單獨檢測,從而優化對每種元件類型的檢測。這項功能還可以用於缺陷分類以確定NFET與PFET RX孔的數量。 圖3顯示了NFET RX孔(nRX孔)的平面影像(a)和Super Cell的性能(b)。平面影像顯示了NFET(平面圖中的亮色)和PFET(平面圖中的暗色)之間的明顯光學差異。在Super Cell的結果中,PFET中心由白線強調顯示並過渡至顯示為黑色的NFET中心。請注意,演算法所實現的清晰分離。 圖3 一個nRX孔的平面影像範例(a)和Super Cell的結果(b)。很顯然Super Cell演算法能夠將NFET(亮)與PFET(暗)分開。這樣的分離可以優化對nRX和pRX的檢測,以及對pRX和nRX孔進行分類並估算兩者的比率。 SEM檢視 在這項研究中採用最新一代SEM設備因其具有較高的入射能量,這對於表徵和監控RX孔至關重要。為了進一步改善缺陷影像的對比度,灰階影像被轉換為彩色影像,這讓人眼可以更好地辨認缺陷。圖4a顯示了這種凸顯pRX孔的新型成像方法。彩色轉換的SEM影像中的下層鰭片結構會顯示為紫色色調,其中閘極溝槽則呈現為紅色/綠色色調。可以透過PFET鰭片中是否缺失紫色色調而對pRX孔做出辨識。為了更好地凸顯缺陷,如圖4b所示,還可以將自定義設計片段與SEM影像重疊。圖4b正中央的淺色長細框勾勒出有缺陷的鰭片。 圖4 顯示了pRX孔的在有(a)和無(b)自定義設計層疊圖的SEM影像。(b)圖中的淺色長細框強調顯示了有缺陷的PFET鰭片。 Super Cell助益檢測  蝕刻評估製程成效 接下來,透過Super Cell與傳統方法的比較,以及蝕刻批次拆分來說明檢測後的結果。 Super Cell與傳統方法比較 在加入Super Cell功能之前,只能憑藉傳統的光學屬性對SRAM中的PFET與NFET進行嘗試分離。使用局部對比度和灰階(分別指粗糙度和亮度),可以在一定程度上分離PFET和NFET。圖5a是由顯示成紅色的切割線分開的pRX(顯示成粉紅色)和nRX(顯示成綠色)兩個分類。須注意的是,在NFET分類中有許多SEM不可見(雜訊缺陷),但在PFET分類中卻沒有。當採用比PFET分類更為激進的訊號屬性時,可以有效地消除NFET中的這些雜訊缺陷。圖5b和圖5c中顯示了PFET和NFET之間的這種雜訊缺陷調諧的差異。雖然PFET與NFET分類策略看起來似乎運行良好,但它可能非常容易受到製程變化的影響。 圖5 (a)中顯示了採用傳統光學屬性對NFET和PFET進行分離。使用這種分離方法時,PFET(如(b)所示)和NFET(如(c)所示)可以分別單獨調諧,以解決其內在的雜訊。 圖6顯示了後續批次的結果。注意結果的逆轉,PFET中出現大量SEM不可見雜訊缺陷,同時一個pRX孔被錯分到NFET分類中。設置批次與後續批次的巨大分類差異可歸因於預期的製程變化以及開發中晶圓與晶圓的不同。檢測程式必須能夠容忍這些變化。 圖6 採用傳統光學屬性對後續批次進行NFET和PFET分離的結果。請注意與設置批次相比的逆向結果,現在PFET中出現比NFET更多的雜訊。 Super Cell功能中用於分離PFET和NFET的演算法在製程變化中更為穩定,因此不受不穩因素的影響。如圖5~6所示,當使用Super Cell將NFET與PFET進行分離時,該演算法採用位置計量並計算缺陷與NFET接近程度的分數。該屬性稱為Super Cell屬性#1,並取代光學屬性被用於建立NFET和PFET的分類。這種新分類的結果如圖7a所示。 須注意在圖的兩端是NFET與PFET的高純度分離,其間是可信度較低的nRX孔的狹窄過渡區域。這比圖5a中的應用更簡單,但真正的價值是傳統方法所無法實現的製程變化中的穩定性。相同的後續批次也採用Super Cell的程式進行檢測,其分類結果如圖7b所示。注意在設置晶圓和後續批次上所獲得的結果具有相似性。這樣的穩定性在評估製程拆分中是必不可少的,以保證檢測機台的誤差不會擴展到實驗設計(DOE)拆分分析之中。 圖7 採用Super Cell對設置(a)和後續批次(b)進行NFET和PFET分離的性能結果。注意對於兩片晶圓,分類的純度保持恆定,因而為評估DOE分拆提供了所需的程式穩定性。 蝕刻批次拆分的結果 這裡採用了POR(原條件)、氨和錘蝕刻三種候選蝕刻條件用以評估這個新的製程開發能力。「錘」蝕刻僅僅是較長時間的POR蝕刻,氨蝕刻則採用了與POR完全不同的化學反應。使用這個新方法,每個被捕獲的缺陷都被分為PFET、NFET、CND(無法決定)或STI(淺溝槽隔離,意味著無鰭片區)。檢測設備的這份詳細報告也包括了關於蝕刻分拆條件的額外訊息,若非如此,這些訊息則須要從SEM檢視影像的有限樣本中手動提取。 圖8顯示了不同製程條件下每種缺陷類型的相對缺陷數量,清楚地顯示出POR和錘蝕刻中NFET與PFET RX孔的比率相似,但氨蝕刻的作用則相反。該分析有助於為製程分拆提供快速的PFET與NFET反饋。 圖8 顯示不同蝕刻條件(POR、錘、氨)的缺陷計數比較。缺陷分類為NFET、PFET、CND(無法確定)或STI(非鰭片區)。 卓越檢測解決方案...
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Mentor擴展支援台積電5奈米FinFET/7奈米FinFET Plus製程技術方案

Mentor近日宣布,該公司的Mentor Calibre nmPlatform 與Analog FastSPICE(AFS)平台已通過台積電7奈米FinFET Plus與最新版本的5奈米FinFET製程認證。此外,Mentor持續擴展Xpedition Package Designer和Xpedition Substrate Integrator產品的功能,以支援台積電的先進封裝技術。   台積電設計建構行銷事業處資深處長Suk Lee表示,台積電正與Mentor密切合作,藉由提供更多的功能在其EDA解決方案以支援我們新的5奈米與7奈米FinFET Plus製程,Mentor持續在台積電生態系統中帶來更高的價值。Mentor是我們多年來的重要策略夥伴,憑藉著西門子將持續為Mentor的電子設計自動化(EDA)技術進行策略性投資,將可協助雙方的共同客戶更成功地把新一代令人驚豔的IC技術創新帶到市場。 Mentor增強了Calibre nmDRC與Calibre nmLVS工具,以支援台積電7奈米FinFET Plus製程與最新版本的5奈米FinFET製程。Mentor持續提供台積電客戶所需的功能性與效能,以助其達到製造需求。Calibre nmDRC和Calibre nmLVS工具已可提供雲端服務,並且可有效運用於數千個CPU數量的伺服器方案供客戶使用。 Mentor的Caliber YieldEnhancer工具已通過台積電5奈米與7奈米 FinFET Plus製程認證。Mentor和台積電已開發獨特的填充程式庫,可透過緊密控制填充形狀的位置來達到製造要求。結合Calibre YieldEnhancer工具的功能與台積電的Calibre填充設計套件(Fill Design Kit),可把填充率(Insertion Rate)提升至最高。 Calibre...
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ANSYS獲台積電開放創新平台生態系統論壇三大獎項

台積電(TSMC)與ANSYS提供先進的電源與可靠度分析解決方案,讓客戶深具信心地開發新世代人工智慧、5G、行動、高效能運算和車載應用。ANSYS於台積電開放創新平台(Open Innovation Platform, OIP)榮獲三大獎項,代表台積電對ANSYS完整解決方案的肯定。 ANSYS榮獲2018 OIP年度夥伴獎的合作開發5奈米設計基礎架構及合作提供WoW設計解決方案兩大類別。針對使用台積電5奈米FinFET技術的半導體智慧財產權(IP)與系統單晶片(SoC),ANSYS提供晶圓廠認證的電源完整性和可靠度分析解決方案,因此獲頒合作開發5奈米設計基礎架構獎項。ANSYS亦因提供共同模擬及分析從晶片到封裝的電源完整性、訊號完整性、電子飄移(Electromigration, EM)及熱可靠度解決方案,榮獲合作提供WoW設計解決方案類的獎項。 在2018 OIP論壇客戶首選獎(Customers' Choice Award)的最佳論文類,ANSYS以「台積電7奈米技術的車載可靠度挑戰和解決方案」(Automotive Reliability Challenges and Solutions for TSMC 7nm Technology)論文獲獎。此論文於台積電2018 OIP生態系統論壇北美場發表,獲得與會者最高平均分。其探討運用先進台積電7奈米設計於要求嚴格的車載可靠度需求上,面臨的各種挑戰與解決方案,包含電子飄移(EM)、熱分析、統計電子飄移預算和靜電放電分析(Electrostatic Discharge Analysis)。
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台積電/ANSY攜手催生車用可靠度解決方案

台積電(TSMC)與ANSYS的客戶能透過Automotive Reliability Solution Guide 2.0 Automotive Reliability Solution Guide 2.0概述通過市場驗證的工作流程,支援客戶開發使用台積電7奈米(nm)FinFET(N7)製程技術的智慧財產(IP)、晶片和封包。此擴充版指導方針以台積電和ANSYS運用ANSYS RedHawk、ANSYS RedHawk-CTA、ANSYS Totem以及ANSYS Pathfinder-Static的可靠度解決方案合作成果為基礎,幫助客戶針對新世代智慧汽車需求,開發更高效率與更可靠耐用的晶片。   對於先進駕駛輔助系統、資訊娛樂控制與自動駕駛所使用的尖端車用平台而言,可靠度極為重要。Automotive Reliability Solution Guide 2.0擴充版指導方針整合各種可靠度功能,支援彼此客戶運用台積電N7製程技術的IP、晶片和與封包,開發車載應用。此指導方針的工作流程包含電子飄移(EM)、自加熱(Self-Heat)與晶片封包熱共同分析(Thermal Co-Analysis)的熱可靠度以及靜電放電(Electrostatic discharge)。它亦包含統計電子飄移預算(Statistical Electromigration Budgeting, SEB)的新工作流程。   SEB透過排定最重要的EM signoff修補順序,同時避免過度設計以降低成本、提高效能和提升產品可靠度,幫助晶片設計師滿足嚴格的安全和可靠度要求。RedHawk和...
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