- Advertisement -
首頁 標籤 FIB

FIB

- Advertisment -

有效降低氮化鉭層電阻 鈷助力先進製程效能提升

現今隨著摩爾定律,半導體7nm先進製程已經進入量產的階段。從材料工程來看,針對電晶體接點與導線的重大金屬材料變革,是解除7nm以下先進製程效能瓶頸的關鍵。因此,電子產品驗證測試實驗室如宜特科技開始實測已量產的7nm晶片,解析鈷在7nm半導體製程扮演的角色(圖1)。 圖1 IC結構示意圖 降低RC Delay 提升晶片運行速度 在積體電路中,電阻-電容延遲時間(RC Delay)是影響半導體元件的速度或性能的重要參數之一。隨著半導體製程推進至7nm,不僅金屬連線(Interconnect)層數越趨增加,導線間的距離也不斷微縮;當電子訊號在層數多的金屬連線間傳送時,其產生的電阻-電容延遲時間將嚴重減低半導體元件的速度。如何降低電阻-電容延遲時間、增加半導體元件運行速度,是重要課題。 IC製程微縮 阻障層電阻相對增加 銅和鋁(Al)是半導體後段製程(BEOL, Back End Of Line)金屬連線最常使用的金屬材料。銅由於導電性較鋁好,主要被用於先進製程的金屬連線;但銅原子在介電層的擴散係數遠比鋁原子大,為防止銅擴散在介電層造成線路短路,因此在半導體製程上必須使用更緻密的氮化鉭(TaN),取代柱狀晶結構的氮化鈦(TiN)以避免銅擴散。 然而,氮化鉭比氮化鈦的電阻係數大,相差十倍以上(表1),使用氮化鉭為銅的阻障層,將有使金屬連線電阻增加的風險。 金屬線上的電阻為銅線電阻加氮化鉭層電阻的總和。銅線尺寸大時,氮化鉭層引起的電阻增加比例不大,可忽略不計。但當晶片微縮到非常小,使銅線尺寸逐漸縮小時,氮化鉭層貢獻的電阻比例就愈來愈大。當使用並聯電阻簡化計算氮化鉭層電阻貢獻度時,銅線橫截面尺寸由200nm降到20nm,此時氮化鉭層電阻貢獻度增至大於40倍(表2)。 然而在銅製程中,因銅容易擴散的特性,不能藉由降低氮化鉭層的厚度來減少電阻,否則就會失去阻障功能。因此在7nm IC製程中,使用新材料取代銅導線或阻障層成為重要課題。 降低晶片電阻 金屬材料為選用關鍵 如何降低氮化鉭層電阻的關鍵在於調整該層金屬材料。經過研究發現,鈷是加入氮化鉭阻障層的極佳候選材料,不但可以降低阻障層電阻,而且可以降低阻障層的厚度。 雙層接觸窗設計 使鈷發揮最大效能 金屬導線和矽基板上半導體元件間的連結為接觸窗(Contact),靠鎢(W)來連結,其阻障層材料是氮化鈦。 在銅金屬化製程中,為降低W/TiN接觸窗的電阻,鈷成為最佳候選者。但若用鈷完全取代W/TiN直接與銅接觸,則兩者容易固溶在一起,造成金屬導線電遷移性能變差,因此出現雙層接觸窗的製程。在剖析使用鈷的原因後,針對晶片製程進行實測。 前期樣品製備作業 進行測試時,為執行分析7nm製程產品而採購市售手機,取得Kirin980 CPU。因CPU封裝於手機電路板上,因此須先拆解(Tear down)相關部品,以及結構觀察的分析工程,包括X光分析、去錫球、去封裝、去膠、紅外線定位、研磨、吃酸、CPU/DRAM雙晶片分離等技術,最後再取得晶片。 利用TEM實際觀察金屬阻障層 以穿透式電子顯微鏡(Transmission Electron Microscope, TEM)搭配高性能的能量散布X射線譜術(Energy-Dispersive X-ray Spectroscopy, EDS/EDX),藉此解析7nm晶片的前段製程(Front End Of Line, FEOL)及後段製程。 透過TEM及EDS觀察晶片結構中第一層(M1)與第二層(M2)金屬層,解析7nm的鰭狀電晶體(FinFET)、閘極(Gate)、接觸窗(圖2),與相對應鈷及鎢(圖3)的成分分布。 圖2 STEM HAADF影像,顯示鰭狀電晶體、閘極、接觸窗、M1和M2等結構。 圖3 圖中深色區為鈷(Co)成份,淺色區為鎢(W)成份,對照圖二,即可了解鈷和鎢在結構中分布情形。 透過比較觀察到鈷成為接觸窗及阻障層材料,且包覆整個第一層(M1)銅金屬層結構,成為阻障層材料。但Co沒有完全取代接觸窗的W/TiN,可能是因為接觸窗製程與阻障層製程使用不同類型製程,造成Co與周圍材料反應狀況不同,致使接觸窗的Co無法完全取代W/TiN。 將從底材到第八層金屬層的結構圖(圖4)與相對應的成分分布圖(圖5)對照可了解鈷除用在接觸窗下層,也使用在第一層到第四層金屬層的阻障層。除此之外也可發現,鎢除了使用於接觸窗上層,亦用於閘極上。 圖4 STEM HAADF影像,顯示鰭狀電晶體、閘極、接觸窗、M1和M2等結構。 圖5 圖中深色為鈷成份分布,淺色為鎢成份分布。對照圖4,即可了解,除了接觸窗上層,鈷使用在第一層到第四層金屬層。 自平面(Plan-View)觀察接觸窗深入晶片結構 進一步研究平面及俯視影像觀察接觸窗的結構,該實驗室平面式TEM試片製備比一般橫截面TEM試片製備繁複,但皆可用FIB(Focus Ion Beam)機台製備。 從平面影像觀察接觸窗結果(圖6及圖7)可見鈷為長條型,鎢接近圓形或橢圓形狀(圖7)。一個鎢分布在一條縱向長條型鈷上,橫向鈷連接兩條縱向長條型鈷。有些長條型鈷上沒有鎢。此區域長條型的鎢分布在閘極上,非用於接觸窗。 圖6 STEM...
0

遵循三大基礎功夫 晶背FIB電路修補難度降

本文將討論先進製程等級及7奈米IC晶背電路修補的難度,以及如何克服。 7奈米線路微縮倍增 電路修補須遵三大要點 能夠讓IC樣品在FIB電路修補後,還可以回去做電性測試,是不論怎麼樣的製程都必需要的基礎條件。基於這個前提,本文將會討論三大要點: 1.瞭解設計的IC電路特性與修補目的 2.建議電路布局及討論可破壞範圍 3.精準協助尋找最佳目標點,提高電路修補可行性 而當晶片電晶體的密度隨著製程微縮而倍增,今年7奈米每平方毫米的密度約為16nm的3.5倍,難度肯定大幅度上升。不過不管什麼製程,以上三大要點是FIB電路修補前須討論溝通的基礎工,怠忽不得。 前置處理Substrate層厚度/End Point停留位置 進入晶背修補工程的第一個階段,首先面對的是Substrate層(Silicon);終端產品形式會決定包裝厚度規格,其晶片的厚度,通常由矽晶圓時的31mil,研磨至8~12mil,不過這樣的厚度,對微/奈米等級的FIB電路修補並無法直接開始手術,為此,將依照第一點的三大步驟布局規劃,定義蝕刻範圍的「局部削洗Silicon層的減薄厚度」,不過如何提高溝槽(Trench)內表面平整度(圖1)以及判斷終點(End Point)位置(圖2),避免過度蝕刻(Over Etching)(參見圖3),將是兩大關鍵技術;以7奈米為例,Silicon厚度保留在1~2微米為最佳(圖4),是電路修補前的關鍵步驟。 圖1 Silicon深度達465微米(um),削洗溝槽後,仍可維持底部平整度(參見圖黃線),可以降低因落差所造成的蝕刻準確度。 圖2 局部削洗溝槽過程,因為蝕刻不平整或錯過終點,造成主動區元件暴露(箭頭處)。 圖3 精準判斷削洗終點(箭頭處)。 圖4 晶背電路修補示意圖,Silicon厚度保留在1~2微米(um)為最佳。 精準定位目標 清楚辨識電路 先進製程,特別是7奈米製程的金屬與介電層的間隙、寬度、厚度,多為40奈米或以下,面對薄且小的製程,精準定位目標、清楚辨識電路是最大的挑戰,而且電路修補的過程經常是以「秒」來計算,稍一失誤將前功盡棄。該如何精準定位目標呢?由於從晶背施工,以電子顯微鏡成像是無法看到線路,需先使用紅外線攝影機穿透並依靠四個角落來進行初步定位讓GDS對準晶片,再利用一個或多個參考點(Reference Point),多次定位以降低誤差,通常距離目標點最遠100微米即可定位,不過越遠誤差就越高;建議選擇距離目標點20微米內,約2×2微米可破壞區域做為定位點,實際誤差可降至150奈米。 避免過曝金屬層需調校蝕刻參數與氣體    先進製程等級的電路修補,若使用了不適合的氣體參數及施工方法,將過度蝕刻造成斷路無法補救,還會暴露非必要金屬層,在先進製程中此狀況經常無法被發現,若此點需要連接到其他位置,填入金屬導體後就造成短路而漏電,IC樣品將得到錯誤或不符合預期的電性。所以必須調校出最佳蝕刻參數與氣體,將可避免過曝金屬層。 (本文作者任職於宜特科技)
0
- Advertisement -
- Advertisement -

最新文章

- Advertisement -

熱門文章

- Advertisement -

編輯推薦

- Advertisement -