EUV

微影製程一直是半導體製程微縮的過程中，最難攻克的技術關卡。為了在晶圓表面生成線寬僅數十奈米，甚至數奈米的圖形，半導體業界必須使用更昂貴、更複雜，也更耗電的微影設備。因此，能自動生成奈米級圖形的材料，例如定向自組裝(Directed Self Assemblying, DSA)材料，具有十分可觀的發展潛力，也成為半導體材料大廠默克(Merck)積極發展的目標。默克預估，DSA材料將在三奈米製程進入應用階段，並改寫過去幾十年來半導體微影製程只有「由上而下」的典範。 默克薄膜科技資深副總裁冉紓睿(Surésh Rajaraman)表示，為了在晶圓表面創造出奈米等級的細微線路圖形，半導體製造商必須使用極為昂貴的極紫外光(EUV)微影設備，例如7奈米製程就必須使用EUV設備，才能在晶圓表面曝光出所需要的圖形。但光靠標準EUV機台，將無法滿足5奈米製程的需求，因此業界又另外發展出雙重圖形化(Double Patterning)與高數值孔徑(High -NA) EUV，才能創造出更小的圖形。 然而，這些外加的技術讓原本就已經很昂貴的EUV設備與微影製程變得更昂貴，也更複雜。因此，這條路走到某個製程節點後，必然會遇到物理與經濟面的瓶頸。半導體業界需要發展出新的做法。默克認為，DSA將是各種可以產生奈米級圖形的次世代技術中，最具潛力，也最革命性的新技術。 「由下而上」的顛覆性創新 電晶體微縮化之所以越來越昂貴，是因為業界習慣以「由上而下」的方式，亦即從晶圓上方的曝光光源向下發射雷射光束，搭配中間的光罩和塗布在晶圓表面的光阻液，在晶圓上形成電路圖樣。然而，要延續摩爾定律，除了由上而下的方法外，還應該搭配「由下而上」的新作法，也就是直接在晶圓表面向上「長」出電路圖樣。 默克是「由下而上」方法的材料專家，透過各種材料解決方案，能縮短開發時間、降低成本和減少結構複雜性。有很多種方法屬於「由下而上」的範疇，其中有一些已經廣泛應用在半導體製程中，例如自對準型圖形化技術(Self-aligned Patterning)與原子層沉積(ALD)等自限制型技術(Self-limiting Process)。 DSA也是一種由下而上的技術。DSA的基礎是一種塊狀共聚合物(BCP)，由兩股不同聚合物以端對端交聯而成。這些聚合物有一個特性，就是在特定條件下，會出現同類相吸、異類相斥的現象，因此只要控制BCP中兩股材料的長短比例，就能讓BCP沿著導電結構自行排列成不同形狀，形成極精細電晶體和印刷導電體的基礎。 DSA材料由兩股不同的聚合物組成，在特定條件下會出現同類相吸，異類相斥的現象。對此一特性善加控制，便可實現極為精細的圖樣。 對半導體製造商而言，這意味著在晶片製造過程中，可以先使用較為成熟的微影技術，在晶圓表面上形成間距比較寬鬆的結構，再透過DSA在這些縫隙間生成線寬更窄的圖案，進而達成線路微縮的目標。目前默克已經與晶圓廠客戶在5奈米製程上進行技術評估，預計在3奈米製程上便會開始大量導入。 半導體晶片微型化驅動沉積製程創新 晶片設計以快速且多變的方式進展，未來不僅趨向微型化，還朝向更複雜的結構進行。默克致力於發展各種解決方案，以克服奈米級的微縮化及3D結構所帶來的挑戰，如微型化製程與填洞步驟。因此，挑選適合的沉積技術是實現新型晶片結構的關鍵。現階段所有許多類型的技術應用於氧化矽填洞技術，包括旋塗式介電(SOD)、流動式化學氣象沉積(FCVD)、原子層沉積、以及化學氣象沉積技術。為了優化晶片效能，默克期待能結合以上技術，提供最具協同效益的整合性解決方案供客戶使用。     台灣為默克沉積材料創新重鎮 根據國際半導體產業協會(SEMI)的統計資料，台灣已連續10年蟬聯全球半導體材料消費市場冠軍，2019年總金額達113億美元。因此，作為產品線幾乎橫跨所有半導體製程材料的默克，自然會將台灣視為重要的策略市場及技術發展重鎮，特別是在奈米製程扮演關鍵角色的沉積材料技術。 台灣默克集團董事長謝志宏表示，該公司已擬定長期投資計畫，目標是建立與提升默克位於南科的高雄廠之相關核心能力。此擴建計畫將增加在地化創新與生產技術、確保安全營運與卓越供應，並透過與客戶的更緊密合作與縮短溝通時間，加速半導體客戶的創新研發步伐。 本投資計畫已於2020年初啟動，預計將建置新廠房，以容納更多尖端研發與生產設備。

半導體元件類型和設計節點的生產中，都在推動晶片品質提升。汽車、物聯網和其他工業應用需要晶片的使用壽命長並具有高度的可靠性，其中一些晶片須在溫濕度波動、振動或其他惡劣條件下運作時保持可靠的性能。≦5nm設計製程的先進半導體IC、閘極全環(GAA)或其他3D架構以及1,000多個製程步驟，都需要仔細控制製程變異性，以實現功率和性能目標。高品質半導體製造的創新對於實現可變性和缺陷控制至關重要，也因此晶圓廠生產的晶片可達到嚴格的可靠性和性能標準。本文首先將介紹汽車產業中用於滿足汽車IC嚴格品質要求的趨勢和創新，其次將探討未來半導體的品質趨勢。 汽車產業於製程身負重任 汽車產業將繼續增加更為複雜的自動駕駛輔助、安全和訊息娛樂功能，並朝著電動車和完全自動駕駛能力發展。隨著連通性、電氣化和自動駕駛技術的進步，車輛中半導體晶片的數量不斷增加(圖1)。隨品牌和型號的不同，一輛新車可擁有6,000~10,000個晶片，其中電子子系統約占汽車成本的35%。這些晶片包括處理器、儲存設備、RF設備、LED、功率元件和MEMS，涵蓋了200mm和300mm半導體工廠中生產的4Xnm至<1Xnm的製程設計。汽車產業中廣泛使用半導體，以及對半導體未來創新的依賴，體現在以下事實：汽車是成長最快的半導體領域，其成長率是其他產業成長率的2倍以上。 圖1　車輛中的半導體內容正在增加，以支援電氣化、連接性和自動駕駛　資料來源：KLA 車輛中有成千上萬的晶片，其中許多肩負關鍵任務功能，因此於半導體製程品質獲得新的關注。如果有一個關鍵晶片發生故障，則可能導致維修成本高昂，損害汽車製造商的聲譽，甚至造成人員受傷或是生命損失。從根本上講，晶片故障是可靠性問題。當晶片離開半導體製造商進入供應鏈中時，它是正常運作的，並透過包括電氣測試和老化測試在內的標準性能和品質控制測試。然而，它不能在車輛不斷變化的操作條件下(熱、冷、振動、下雪、下雨等)可靠地使用。與智慧手機等應用中的消費類半導體不同，汽車半導體需要在變化的環境中，以及在5至10年或更長的期間滿足更高的可靠性標準。這些標準推動了對半導體製造中嚴格品質控制的需求。 潛在缺陷 到目前為止，汽車半導體製造商的主要關注點一直集中在如何更準確挑出很可能發生可靠性問題的晶片，同時又不會浪費太多好的晶片。換句話說，除了提高良率之外，晶圓廠現在還針對可靠性進行了優化。而晶片較可能會產生高可靠性的問題，更可能具有潛在缺陷。潛在缺陷通常是與製程相關的缺陷，其大小或位置並不會導致晶片失靈，或者是位於晶片的未經測試的區域中。車輛的工作環境會觸發潛在缺陷，進而導致晶片故障或失靈(圖2)。 圖2　潛在缺陷的尺寸或位置特徵(左)不會導致晶片故障。在車輛的極端運行環境(熱/冷/振動/潮濕)中，潛在缺陷可能會被觸發(右)，進而導致晶片故障或失靈　資料來源：KLA 查找和去除具有潛在缺陷的晶片的有效方法是降低製程參數變異和缺陷數量。減少製程參數變異，意謂著要求晶片不僅能運行，而且還要在更嚴格的參數變異範圍內運行；減少缺陷數量意謂著將可接受的缺陷尺寸設置為小於可以影響良率的缺陷尺寸。為了發現更多細微的參數變化或更小的缺陷，晶圓廠需要實施更高靈敏度的製程控制策略—透過提高製程控制設備的靈敏度，或利用旨在檢測更小缺陷或變化的檢測和量測系統來實現。借助功能更強大的製程控制系統，汽車製造廠可以檢測、監測並控制潛在缺陷，以免這些缺陷可能導致的晶片過早失靈。 晶圓廠製程品質 汽車半導體製造商正在採納提高製程品質的思路，以避免出現晶片可靠性問題。例如，持續改進計畫減少了製程設備帶來的隨機缺陷，而更嚴格的表徵和監控策略確保了製程設備處於最佳工作狀態。IC製造商不能僅專注於優化晶圓製造製程以提高良率，還需要轉至最佳條件下運行製程，以達到可靠性標準。這種高品質的心態可能會在短期內增加廠商成本，但長期則會透過提供汽車製造商所需，可靠性更高的晶片而節省成本。 零件平均測試 除了透過減少整體製程缺陷數量來優化晶圓品質外，汽車晶圓廠還可以透過實施新的晶片篩選方法並從中受益，也防止潛在的可靠性故障產品流向客戶端。有一種稱為產線缺陷平均測試(I-PAT)的新線上技術，使用產線缺陷訊息來識別在晶圓廠中存在可靠性問題風險的晶片。其將多個關鍵製程步驟疊加形成複合檢測結果；該測試透過對該結果的缺陷數量分布的觀察，可以在考慮全部製程步驟的情況下，顯示出高缺陷率的晶片。由於缺陷水準在正態分布範圍外的晶片，具有更高潛在缺陷的可能性，因而可以從汽車供應鏈中剔除(圖3)。 圖3　汽車製程控制和晶片篩選方法可幫助汽車半導體晶圓廠達到零缺陷標準　資料來源：KLA 未來車電創新仰賴製程精進 隨著汽車電子產品的複雜性不斷提高，半導體產業可能會為了確保可靠性而導入汽車晶片架構的變化。例如考慮備援，這在發生故障的狀況下對關鍵的汽車子系統必不可少。如果半導體晶片是故障風險最大的關鍵，則不必依靠單一處理器來解決這個問題，相反地，可能更值得在晶片中構建三個同時運行的處理器；而這三個處理程序的結果，都將透過投票應用於關鍵決策。然後，如果一個處理器受到宇宙射線粒子的撞擊而導致位置翻轉，進而給出錯誤的答案，或者如果潛在缺陷的觸發導致處理器故障，則其他兩個處理器仍將給出正確的答案。在當今電晶體成本較低的情況下，若使用較小的設計節點或者較大的晶片尺寸，就可以實現整合的容錯能力，而不會大幅增加晶片成本。 用於汽車電子產品的擬真軟體工具還可以整合更多功能以實現可靠性設計。這些汽車擬真功能可以在內部開始，然後在將來發展為汽車電子的獨立EDA型產業。 汽車電子的高品質製造仍處於早期階段。展望未來，汽車半導體產業將開發可追溯性的新方法，並在製造過程中生成大量資料，以幫助從供應流中除掉有風險的晶片，並協助推動消除潛在缺陷所需的製程改進。這樣一來，半導體晶圓廠很可能會透過建立自己的汽車IC的高品質製造製程；而汽車製造商則會透過信賴的半導體供應商合作夥伴關係，進而協助生產更可靠的電子產品和更安全的車輛。 本文於前述篇幅敘述了汽車產業以及生產符合汽車可靠性標準的IC的驅動力，以下則將著重於介紹新一代IC的微縮、架構和處理技術所需求更嚴謹的品質控制。 半導體製程設備/材料品質具高標準 為了支援5G、人工智慧、資料中心、邊緣運算和其他產業，半導體製造商不斷開發具有日益複雜的架構和更小的功能尺寸的IC。對於5nm/3nm設計節點，先進邏輯晶片可以利用FinFET或GAA架構(奈米晶片或奈米線)，並利用EUV光刻(EUVL)。根據設計的複雜程度，設計5nm元件的成本約在2.1億至6.8億美元之間，而對於3nm節點，元件的設計成本在5億美元至15億美元之間。此外，生產新的先進節點的晶片需要超過1,000個製程步驟。每個步驟所涉及的製程設備和材料都必須符合嚴格的品質標準，以確保透過所有這些製程步驟所生產的晶片都可以正常運作，並滿足功率和性能規格。如果在單一製程步驟中出現問題，則可能導致性能降低、功能不一致或晶片完全失靈，進而給晶圓廠帶來巨大的經濟損失。 為了確保所有製程步驟均符合嚴格的品質標準，晶圓廠傳統上實施了減少製程變化和控制晶圓缺陷的策略。藉由監控製程變化和晶圓缺陷率，半導體晶圓廠可以穩定地生產，並按照所需的功率和性能指標來生產晶圓，進而獲利。但是，為了支援現今的先進製程及其架構的複雜性、功能的擴展性、新製程和新材料，必須針對所有類型的變化進行非常嚴格的公差控管，進而清除更小的缺陷。以上的原因推動了對整合功能、材料、製程設備、EUVL和其他領域實施品質控制的需求。 整合功能 3D架構在先進節點邏輯和儲存設備類型中普遍存在。在邏輯方面，3D電晶體結構從FinFET開始，並一直使用GAA奈米線或奈米晶片FET的早期版本，並將繼續使用未來的邏輯元件架構，如互補FET(CFET)和完整的3D邏輯。對於3D NAND儲存裝置，隨著垂直堆疊數量的增加，位元密度也會增加。堆疊的數量已經超過100，許多製造商都使用雙層結構，因為生產這些記憶體元件涉及多層沉積和高深寬比蝕刻。 對於邏輯和記憶體的3D架構，每個生產步驟中使用的製程機台、晶圓和材料必須滿足嚴格的品質標準。超出既定規格的製程步驟可能會導致元件參數發生變化或出現異常，例如3D NAND高縱深比接觸孔形狀或邏輯鰭側壁角，進而可能導致元件性能下降或失靈。監測用於生產這些3D設備結構的製程至關重要，並且需要測量整合功能，且需要採用創新的檢測和量測技術測量這些整合功能的訊號(圖4)。例如，新的光源可以使高縱深比結構的缺陷或變化產生訊號，而深度學習演算法可以從檢測和量測結果中，抑制測量雜訊或濾除雜訊。透過為整合功能開發有效的製程控制方法，半導體製造商可以識別、監測和控制與這些複雜3D架構相關的製程問題。 圖4　3D NAND記憶體和3nm奈米線晶體管架構為測量/控制整合功能帶來挑戰　資料來源：KLA 材料供應商 購入品質不合格的材料(光阻和其他化學藥品、晶片等)會導致重大的製程問題和財務損失，如有大型半導體製造商曾經因光阻劑品質問題而損失的收入超過十億美元，因此材料品質控制對於管理高階設計節點的良率和可靠性至關重要。 供應晶圓廠的最基本的材料是晶圓。基板製造商目前在將晶圓運送到晶圓廠之前，對其產品進行缺陷、表面粗糙度及平面度等品質控制檢測。晶圓廠在購入的晶圓進入製程流程之前，也會對其進行品質控制檢查。這種資格認證的策略可確保起始基板沒有缺陷和表面品質問題，而這些缺陷和表面品質問題會影響在其上構建的半導體元件的性能和可靠性。但是，更高的3D NAND堆疊和先進的邏輯架構需要初始基板滿足越來越嚴格的缺陷率、表面粗糙度和平面度的規格；這些規格則推動可以檢測越來越小的缺陷，並可以準確測量晶圓的平坦度、奈米形貌的檢測，以及量測系統的需求。 半導體製造商對晶圓以外的材料(如光阻)也實施了越來越嚴格的品質檢查。隨著設計節點變得越來越小，可能導致元件良率或可靠性問題的顆粒直徑也在不斷減小，這意謂著用於生產IC的材料必須不能含有更小的微粒。物料供應商需要確保物料在運輸後以及經過物料輸送系統後的每一批次都符合嚴格的品質要求。在晶圓廠內，可以採用高靈敏度的無圖案晶圓缺陷檢測系統進行來料鑑定，除了可以透過線上缺陷資料與不同批次的材料確認關聯性，也可以幫助分析與材料相關缺陷的原因。但是，半導體製造商越來越傾向將材料認證導向材料供應商，並要求在材料入廠成為製程的一部分之前進行嚴格的品質檢查。若想獲得資格證明，可能有多種方式，如供應商可能需要投資在無塵室和檢測設備上來認證他們的材料，如此可能將會使小型材料公司難以生存，因此，採用獨立資格認證服務可能更經濟有效。或可能有必要開發合適的資格認證技術，且該技術不需要大量的基礎設施(無塵室等)，但仍然可以模擬晶圓廠的環境(圖5)。 圖5　使用無圖案晶圓檢測材料資格認證，可助晶圓廠確定缺陷的根本原因　資料來源：KLA 製程設備製造商 轉向較小的設計製程和複雜的3D元件架構也會影響製程設備。薄膜沉積設備、蝕刻機、清洗設備、光刻機等也需要滿足嚴格的清潔要求—在發貨之前僅僅將製程設備擦拭乾淨的日子已不復返。如今，製程設備必須從製造商處獲得合格的證明，利用高靈敏度的檢測和量測系統來證明它們滿足製程穩定性，以及每顆晶圓透過增加的顆粒大小和數量(PWP)的嚴格標準。為了滿足這些嚴格的標準，設備製造商需要在設備設計尚可調整的研發過程中就考量到解決製程設備的清潔度問題。一旦安裝在半導體晶圓廠中，就需要實施製程機台監測策略，以便工程師可以迅速隔離並解決製程機台問題，進而保持生產先進IC所需的製程品質。 EUV微影 將EUV光刻技術和相關的較小設計節點整合到IC生產中，需要對新的光刻機、新的光罩以及新的光阻和其他消耗品精心協調和控制。使用EUVL進行成功的生產，需要從光罩毛坯和光罩圖案開始，對半導體製造的所有領域進行品質控制。更高的EUVL分辨率意謂著光罩毛坯和圖案沒有更小的缺陷，並且光罩圖案需要精確到更小的設計規格。為了支援EUVL生產更小的設計節點，晶圓不能有更小的缺陷，且需具有更小的表面粗糙度，並且必須滿足更嚴格的晶圓平坦度和應力規格。 在EUV光刻機上，品質控制的挑戰來自以下幾項：在大量生產過程中，許多層是在沒有防護膜保護光罩的情況下進行微影的。當前，由於各種挑戰而不使用EUV防護膜，其中包括防護膜透射率不夠高，並會導致非常昂貴的EUV光刻機的產量降低。這是30年來首次在生產過程中對光罩進行「裸露」處理，如此增加微粒和污染物落在EUV光罩表面上的風險，並會導致缺陷在晶圓的每個晶片上印製；這意謂著IC晶圓廠必須採取更徹底的方法來重新進行光罩重新認證，如直接將光罩檢測結合晶圓印刷檢查，以確保識別出所有對良率至關重要的光罩缺陷(圖6)。相較使用193i掃描儀進行生產，這種光罩品質控制策略以及所需的其他創新技術，將要求新的晶圓廠製程和製程控制流程。 圖6　晶圓印刷檢查方法結合標準光罩檢測使用，以認證半導體工廠中EUV光罩　資料來源：KLA 此外，EUV光刻技術存在的隨機差異性，高品質的半導體製造通常需要較少的隨機變化。隨機差異性給予驗證EUVL流程所需的檢測和量測步驟帶來了更多挑戰。如隱性重複缺陷會在某些微影中印刷，而在其他微影中不印刷。要在晶圓級別找到這些缺陷，就需要檢測機台具有高靈敏度，整顆晶圓的檢測覆蓋範圍非常高，並需要人工智慧來確定哪些檢測到的缺陷是與光罩問題有關的「重複缺陷」。此外，為了增強對隨機缺陷的檢測，檢測機台可以利用來自具有隨機擬真功能的運算繪圖軟體的訊息，有效顯示易受圖形故障影響的晶片區域。作為第二個示例，由於隨機因素導致的線邊緣粗糙度(LER)影響量測結果的準確性，包括CD穩定性和疊對誤差。將需要創新技術或新的量測科學和資料分析策略來幫助IC製造商有效顯示、監控和控制LER和其他隨機效應。 EUVL仍處於大量生產的初期。隨其發展，該產業將繼續開發新穎的策略，以幫助晶圓廠達到EUVL所需的品質標準。實際上，一些半導體製造商可能會開發自身與EUV相關的製造流程，進而開發專利品質控制方法。 高品質半導體製造在製造商生產下一代半導體元件方面發揮關鍵作用。而製造技術的創新專注於整個供應鏈的嚴格品質要求，這對於晶圓廠成功實現設計節點越來越小，且架構越加複雜的設備來說至關重要。 (本文作者皆任職於KLA，Ben Tsai為企業聯盟首席技術官兼執行副總裁；Cathy Perry Sullivan為技術行銷總監)

台積電於2018年4月投入7nm製程量產，目前已經生產10億個品質良好的裸晶，提供數十個客戶應用在超過百種產品中。這些矽的數量足以覆蓋超過13個曼哈頓市區，且每個晶片都具有10億個電晶體，代表總共有超過500億的7nm電晶體。 台積電7nm生產超過10億個裸晶，應用在多元場景　(圖片來源：台積電) 做為首家實現7nm製程的晶圓廠，台積電為了提升良率，在生產設備上廣泛布署感測器，蒐集有價值的數據，並以人工智慧(AI)及機器學習(ML)分析數據，將數據轉化為可以改善製程的資料。基於部分客戶對駕駛輔助系統(ADAS)與自動駕駛的需求，台積電進一步把關晶圓的品質，以符合車用電子的安全規範，並在2019年將車規系統布署到7nm製程中。 此外，台積電在7nm製程時期推出極紫外光刻(EUV)技術，短波長的EUV光線可以協助打印先進製程所需的奈米極細節，成為率先將EUV投入7nm技術的廠商。同時，7nm技術拓展到6nm製程，並已採用EUV進行量產。6nm技術拉高20%的邏輯閘密度(Logic Density)，並且與7nm版本完全相容，有助於提高成本效益。 過去只有少數的應用，如PC處理器、影像處理器、FPGA需要使用最新科技，但是智慧型手機的問世，創造更多的晶片應用，再加上雲端運算與AI的發展快速，相關的晶片需求便隨之增加。目前台積電的7nm技術除了用在PC、平板、手機中，同時應用在資料中心、自駕車與複雜的AI訓練/推論。加上5G基礎建設的布建穩定後，藉由網路傳輸大量數據的需求將會提升，帶動數據處理晶片的市場發展。

去年三星及台積電陸續宣布使用極紫外光(EUV)微影技術的5奈米製程備受矚目，台積電也表示將在2020年投入量產。而日前高通推出的Snapdragon X60 5G數據機射頻系統即使用5奈米晶片，再次引發市場對5奈米製程高度的關注。 高通Snapdragon X60 5G數據機射頻系統。 半導體製程從7奈米進展到5奈米，其所使用的EUV技術不只提升晶片的性能、減少功耗及縮小面積，同時透過減少光罩層數協助設計者簡化設計流程，為產業提供更高的經濟效益。 5奈米製程在通訊的應用上，有助於5G技術的普及。高通推出的Snapdragon X60採用5奈米5G基頻晶片，能加快行動裝置平均的5G連線速度，並且加強電信產品的效能與容量，此項5G數據機至天線解決方案，可達到7.5 Gbps下載以及3 Gbps上傳的速度。 在技術層面，X60的主要優勢在於，作為業界第一個支援頻譜聚合的5G數據機射頻系統，涵蓋主要的5G頻段與組合，其中包括使用分頻雙工(FDD)與分時多工(TDD)的毫米波與sub-6頻段，能夠運用片段頻譜資產提升5G效能。此外，X60內建的5G FDD-TDD sub-6載波聚合解決方案，除了支援5G FDD-FDD和TDD-TDD並搭配動態頻譜分享(DSS)，讓電信營運商擁有更多部署選擇，包括將LTE頻譜重新規劃供5G使用。 X60同時搭載高通第三代的QTM535毫米波天線模組，可望用於設計更輕薄的智慧型手機。高通預期，2020年第一季Snapdragon X60與QTM535將開始送樣，搭載這兩款方案的智慧型手機，則可望在2021年初上市。

台灣積體電路製造股份有限公司(TSMC)與格芯(GlobalFoundries)今(29)日宣布撤銷雙方之間及與其客戶相關的所有法律訴訟。隨著台積公司和格芯持續大幅投資半導體研究與開發，兩家公司已就其現有及未來十年將申請之半導體技術專利達成全球專利交互授權協議。 此項協議將確保台積公司及格芯的營運不受限制，雙方客戶並可持續獲得兩家公司各自完整的技術及服務。 格芯執行長Thomas Caulfield表示，很高興能夠很快地和台積電達成協議，此項協議認可了雙方智慧財產的實力，使兩家公司能夠聚焦於創新，並為雙方各自的全球客戶提供更好的服務。同時，該協議也確保了格芯持續成長的能力，對於身為全球經濟核心的半導體業而言，也有利整個產業的成功發展。 台積公司副總經理暨法務長方淑華表示，半導體產業的競爭一直以來都相當激烈，驅使業者追求技術創新，以豐富全球數百萬人的生活。台積公司已投入數百億美元資金進行技術創新，以達今日的領導地位。此項協議是相當樂見的正面發展，使我們持續致力於滿足客戶的技術需求，維持創新活力，並使整個半導體產業更加蓬勃昌盛。

成立於2016年的中國長鑫存儲(Changxin Memory Technologies)，先前稱合肥長鑫與福建晉華、長江存儲為「中國製造2025」的三大記憶體國家隊。該公司日前正式宣布，首款自主設計DRAM(動態隨機存取記憶體)晶片2019年底預計開始逐步量產，透過重新設計DRAM架構，盡量減少美國技術使用，同時首度公開談論其技術內涵，希望有效降低技術侵權疑慮。 中國長鑫存儲在合肥投資新台幣近2500億元，準備量產自主DRAM記憶體 據了解，長鑫在合肥DRAM廠已投資約80億美元，計畫在年底量產，最初每月預計生產約1萬片晶圓，相較目前全球每月生產130萬片晶圓，上述數字僅如滄海之一粟，但對還沒有本土自製DRAM晶片的中國來說，卻不啻是項重大突破。2018年全球DRAM市場規模達996.5億美元，三星電子、SK Hynix、美光等三大廠掌控了95%市場。 長鑫表示其DRAM設計來自德國晶片商英飛凌旗下2009年破產的DRAM廠奇夢達(Qimonda)，長鑫存儲副總裁、未來技術評估實驗室負責人平爾萱表示，該公司已經把原本奇夢達的46奈米製程 DRAM提升到10奈米，也開始在極紫外光(EUV)、高介電常數金屬閘極(High-k Metal Gate, HKMG)和環繞閘極(Gate All Around, GAA)等新技術的研發。奇夢達曾提出埋入式電柵三極體技術，利用空間將三極體的性能提升，這種提升隨著線寬的減少越來越被需要。從堆疊式架構的發展歷史以及展望將來的發展趨勢就可以發現，現在DRAM沿用密集排布電容及埋入式電柵三極體，甚至未來3~5代DRAM應該都會延續類似架構。 DRAM是基於電容儲存電荷為原理的緊密鋪排的陣列，這個陣列透過一系列外圍電路管理以讀寫裡面儲存的資料。平爾萱說，與過往相比，今天一個面積小於指甲的DRAM晶片可容納80億儲存單元，而8個儲存單元可以代表一個字母，因此一個晶片可能儲存10億個字母。而這些數據可以6Gb/sec 的速度，在幾秒內完成讀寫。DRAM技術在發明之後的幾十年里，經歷了從早期簡單的平面結構，變化成為立體溝槽式電容及堆疊式電容的架構，為了爭取更多的電路表面積，演變出向上和向下兩種技術發展路線，而最終以堆疊式架構勝出。 原因是溝槽式架構面臨幾個技術瓶頸：其一是溝槽式只限於單面表面積，堆疊式可用雙面表面積，溝槽式架構很快就達到了刻蝕深寬比極限；其二是高介電質材料的應用受到溝槽式中高溫製程的限制。展望未來，平爾萱認為，DRAM是有極限的，透過技術改進，可以延後物理性能的限制，如導入 EUV微影技術及HKMG三極體以縮小線寬及加強外圍電路性能。EUV是繼193奈米 Immersion Scanner後又一個曝光技術革命，EUV主要是針對陣列，但外圍線路的增強及微縮也是近來DRAM技術發展的另一個機會。另外，由於DRAM製程中有電容這一段，因此HGMG製程的選擇需與電容製程匹配，透過導入HKMG，不但可以推動儲存密度進一步提高，連接埠速度也同步獲得了提升。

簡化製程　EUV扮關鍵要角 艾司摩爾(ASML)資深市場策略總監Boudewijn Sluijk(圖1)表示，VR/AR、自動駕駛、5G、大數據及AI等，持續推動半導體產業發展，為滿足各式應用、資料傳輸，以及演算法需求，晶片效能不斷提高的同時，還須降低成本，而極紫外光(EUV)在先進製程中便扮演關鍵的角色。 圖1　ASML資深市場策略總監Boudewijn Sluijk表示，自動駕駛、5G、AI等新應用推升晶片性能發展。 Sluijk指出，過往採用ArFi LE4 Patterning或是ArFi SAQP進行曝光的話，要實現7nm、5nm，須經過許多步驟。例如用ArFi LE4 Patterning需要4個光罩、4次曝光；用ArFi SAQP需要6個光罩、9次曝光，而EUV只需1個光罩、1次曝光(圖2)。採用EUV技術不但可有效簡化製程，加快產品設計時程，也因為曝光次數明顯減少，因而可有效降低成本，滿足晶片設計高效能、低成本的需求，因此，市場對於EUV的需求有增無減。 圖2　EUV技術可有效減少曝光次數，進而降低成本。 資料來源：ASML 據悉，ASML的EUV系統現在可用於7nm生產，滿足客戶對可用性、產量和大量生產的需求。截至2019第二季季末，半導體界已經有51個EUV系統被建置(包含NXE：33xx、NXE：3400B)，而該公司在2019年的銷售目標為30台EUV。 據悉，ASML目前已出貨11台EUV極紫外光系統，而在第二季再度接獲10台EUV極紫外光系統的訂單，顯示市場對於EUV設備的需求相當強勁。因此，ASML的出貨計畫將著重於2019年下半年和第四季，而2019年的整體營收目標維持不變。 然而，隨著晶圓產能不斷增加，ASML也持續推出生產力更高的EUV設備。Sluijk透露，目前EUV系統在晶圓廠客戶端每天生產的晶圓數量超過1,000片，而ASML持續強化EUV微影系統「NXE：3400C」的量產效能，不僅在ASML廠內展示每小時曝光超過170片晶圓的實力，在客戶端實際生產記憶體晶片的製造條件下，也成功達到每天曝光超過2,000片晶圓的成果，甚至達到2,200片的紀錄。另外，ASML也計畫在2020上半年推出生產力更高的設備，將NXE：3400C的生產率提升至>185wph。 除提升設備生產量之外，因應未來先進節點，ASML也計畫推出全新EUV設備，名稱為EXE，不僅擁有新穎的光學設計和明顯更快的平台，且數值孔徑更高，為0.55(High-NA)，進一步將EUV平台延伸至3nm節點以下，擴展EUV在未來先進節點中的價值。 Sluijk說明，此一產品將使幾何式晶片微縮(Geometric Chip Scaling)大幅躍進，其所提供的分辨率和微影疊對(Overlay)能力比現有的NXE：3400高上70%。EXE平台旨在實現多種未來節點，首先從3奈米開始，接著是密度相近的記憶體節點。另外，EXE平台有著新穎的光學設計，並具備更高的生產力和更高的對比度，以及更高的生產量，每個小時>185wph，且Reticle Stage比NXE：3400快上4倍；Wafer Stage比NXE：3400快上2倍。 Sluijk指出，該公司的EUV平台擴展了客戶的邏輯晶片和DRAM的產品路線圖，透過提供更好的分辨率、更先進的性能，以及逐年降低的成本，EUV產品將會在未來十年到達一個經濟實惠的規模。 滿足晶片設計PPAC需求　蝕刻/沉積技術不容小覷 科林研發(Lam Research)副總裁Yang Pan(圖3)認為，在高級節點，最重要的趨勢是垂直縮放(Vertical Scaling)以滿足「功率-性能-面積-成本(Power Performance Area Cost, PPAC)」的需求，特別是記憶體和邏輯晶片；垂直縮放過去5年徹底改變了NAND產業，目前3D NAND的出貨量多於平面NAND(Planar NAND)。垂直縮放的實現須透過沉積和蝕刻中的High Aspect Ratio(HAR)製程實現，而這是該公司所擅長的。 圖3　Lam...

艾倫．圖靈(Alan Turing)做到了，他在1952年以數學方式定義了反應擴散系統模型(圖1)，並回答了這個問題。這套系統裡的元件可以彼此互相影響，形成的圖案還會擴散到更大的系統。在這個模型裡，所有的圖案同時具備可預測性與獨特性。儘管圖靈本身是名頂尖的電腦科學專家，而這項研究超出了他的專業領域，但是後人卻能套用其中的邏輯，來預測自然界裡的種種圖案與模式。 圖1　圖靈模式與反應擴散系統 人類指紋是自然界一項獨特的圖案。我們的指紋同時由化學與機械反應構成，所產生的識別因素不但絕無僅有，更是人類一生所繫。這些獨特的圖案不但形成過程複雜，更不容易摧毀。與這類自然界圖案不同的是， 微影成像圖形則是較為容易出錯。 現代的半導體製程工程師，對於包括智慧型手機、醫療器材、自動化車輛或其他裝置電路的效能或功能減損，導致圖形可能遭到破壞的因素，經常感到莫可奈何。當半導體製程技術開始趨於複雜化，從傳統的微影技術進展到雙重、三重乃至於四重圖案，再到極紫外線(EUV)微影成像及定向自組裝(DSA)模式加工技術，這種情況更是屢見不鮮。 多年來，微影技術人員不斷地評估各種圖案構成材料、圖案形成技術及製程變量，以便精準地將各項設計轉移到電路上，最終開發出各項應用成品，讓人類享有更豐富的生活。控制積體電路(IC)晶圓廠裡的這類變量，就能影響圖案的品質，甚至為所有電子裝置帶來潛在影響與有效性(圖2)。 圖2　微影成像圖案形成面面觀 要針對這些變量當中的任何一個進行最佳化處理，都可能為整個製程投入不確定因素，因為每個製程步驟裡的複雜化學反應，隨時可能因為最細微的污染物而遭到中斷。本文將以預測及消除任何可能的變因為主軸，檢視微影成像製程裡各種瑕疵可能帶來的影響及其成因與應對方式。 圖案構成極具挑戰　微影製程重要性不可言喻 在半導體的製程裡，圖案構成步驟是最具挑戰性的一環。隨著摩爾定律不斷鞭策整個產業朝更細緻的功能與特色發展，微影製程便成為當中的成敗關鍵。 為了讓產品持續邁向更高密度結構，多圖案構成技術的廣泛應用，使得光罩層數不斷地增加。更多的層數意味著額外的製程步驟，不但讓週期時間與成本跟著上升，就連良率也可能會下降(圖3)。儘管極紫外線(EUV)技術有望抵銷這項趨勢，但卻無法降低其複雜度。 圖3　製程複雜度與良率的關係 因此，為了持續增加圖案密度，我們必須有效因應製程上的複雜度、光罩層數、週期時間與良率。值此同時，微影技術人員將持續從每一項技術所呈現的一系列製程變異當中，尋找新的解決方案。 隨著製程步驟與微影層數以非線性速率增加，使用的材料也跟著成長，假使增加額外的層數只是單純重複相同的製程，那麼解決方案將一點也不複雜。然而，為了達到不同目的，我們必須在各個光罩層上應用不同的材料。這些材料的整體使用量開始增加，尤其是輔助化學品，以及為了搭配輔助性微影技術而持續使用的各種光阻劑。因此，我們將這些材料之間的反應機制納入考量。 要達成無瑕疵的圖案目標，有賴晶圓廠裡各個部門的通力合作。所有材料及其對下游製程的影響，必須進行有效管理。當所有部門都能精確控制製程的變異性並消除瑕疵率時，才有可能產出完美的圖案(圖4)。 圖4　電路圖案形成環境–整合式相依性 從金屬微粒到氣體分子，各種瑕疵的類型與大小不但差異極大，更可能來自環境各處。微影塗布製程裡的一項瑕疵因素，便是存留在流體裡。在去除污染物的過程中，如何確保化學品不會干擾溶劑、聚合物、光酸發生劑(PAG)與消光劑等重要化學成分的精細混合過程，才是最大的重點。過濾製程對於化學反應形成的干擾， 不但會對圖案形成造成災難性的影響，更可能衍生各種瑕疵，或是導致根本無法產生圖案。 此外，污染物所造成的瑕疵還可能出現在微影部門裡的各個製程(圖5)。舉例來說，塗布製程期間產生的污染物，可能引發各種不同的瑕疵類型。內嵌在錐狀瑕疵等底層裡的粉塵，可能轉變成微橋接圖案之類的瑕疵。塗布範圍的不一致，可能引發不一致的鏡頭焦點與圖案暴露程度，進而導致電氣短路。溶解在顯影液裡的污染物(像是金屬微粒)，可能妨礙圖案的顯影，進而導致電氣短路或是開放式圖案。 圖5　污染對於電路完整度的影響 雖然預防污染物造成特定光罩層出現瑕疵的做法立意良善，但是我們必須全盤檢視整個製程步驟，以確保污染物不會進入整個流體供應鏈。整個製程裡每個流程所出現的污染物，不但會造成圖案瑕疵，最終還將導致裝置故障。 運用純化/過濾技術降低汙染物 如同仰賴產品完整性來維持運作的供應鏈，確保化學品從製造端到晶圓表面接觸期間的純淨無瑕，事實上是不可能的任務。一旦化學品裝入容器，就必須承受空運、陸運與海運的顛簸，最後還必須經過數公尺遠的管線輸送。在這段輸送過程裡，任何一個環節都可能讓化學品遭受污染。 為了防止污染轉變成圖案瑕疵，我們必須結合運用純化與過濾技術。在影像堆疊材料的諸多供應步驟當中，我們會見到污染物的過濾程序。純化顯影液與潤濕材料可去除溶解的污染物。在確保圖案品質的過程中，其他製程步驟裡的相依性同樣扮演著重要的角色。例如，CMP製程裡未能去除的粉塵，可能產生一道細微刮痕，而這道刮痕會在下一次金屬反應中產生一個坑洞，造成圖案短路現象。 顯影機軌道工程師的責任，便是了解可能影響微影技術效能的化學與物理製程變量。另外，他們還能藉由了解純化與過濾變量，設計出一套足以因應瑕疵變異性的整體方式(表1)。 如同欣賞一杯完美沖泡的咖啡一般，微影技術人員對於創造這些完美圖案的科學同樣抱持著敬畏之心。為了享受一口香醇的咖啡，首先必須具備純淨的水質及依照個人喜好研磨到細緻無比的咖啡粉，才能沖泡出一杯濾掛式、冷萃或是濃縮咖啡。經過純化的水質，可以有效去除各種可能影響咖啡濃郁及香醇口感的雜質。咖啡師選用孔隙細緻的濾紙來過濾剛萃取的咖啡原汁，同時去除裡面殘留的咖啡粉(表2)。 如同咖啡沖泡過程，微影製程裡也可能出現各種形式的污染物。這些污染物可能是粗大的微粒或是細小的分子。適當的微影過濾程序必須使用量身訂製的過濾器，以符合各種不同的化學品特性與目標污染物的過濾需要。過濾器必須要能吸引並去除污染物，同時維持特定流率下的化學品純淨無污染。 在針對特定瑕疵開發過濾器與純化器時，可以選擇三個適當的元素組合，進一步縮小有效的污染控制範圍(圖6)，分別為結構、材料與型態和滯留機制。 圖6　污染控制裝置考量 為了有效鎖定瑕疵，選擇適當的過濾器考量組合至關重要。為了了解並最佳化過濾與純化技術，我們必須與污染控制合作夥伴密切合作，藉助其專業能力以達成圖 6所示的組合。 1.薄膜結構在設計上，必須要能充分地攔截污染物。 2.過濾器或純化器結構材質，必須與特定的製程化學性質相符。當聚合物選擇與化學性質不相符時，最終可能導致效能降低。 3.此外，過濾器或純化器在設計上還必須吸引並攔截污染物，同時允許純淨的化學品以定義的流率通過。 達到零污染目標需晶圓/材料/製程三方合作 自然界裡的圖案無論是物理性質還是重複性高的製程圖案，我們總是有辦法加以辨識。殘留在咖啡杯上的指紋，實際上是自然界圖案以及高重複性、高品質製程的完美交集。無論所運用的半導體技術節點為主流還是一流狀態，透過創新科學來產生完美的圖案才是成功的秘訣。 以一年前所生產的晶片為例，同樣的晶片設計在今日來看可能會有截然不同的效能需求，採用的製程變量也會不同。晶圓廠工程師必須持續考量製程範圍裡各種可能影響整個生產系統的變量與變更，才能維持領先地位。當控制系統不夠完備，在圖案形成期間所產生的瑕疵便可能導致裝置故障，進而影響良率與利潤。隨著圖案趨於複雜，晶圓廠開始針對圖案形成材料大量採用各種過濾與純化技術，而此舉卻也帶來了更高的生產敏感度。 儘管所有晶圓廠都聲稱要邁向零粉塵與零污染的目標，但是成效卻微乎其微。追求完美的零瑕疵境界需要晶圓廠主管、製程工程師與材料供應商的通力合作，一同評估與探詢可消除變異性的最佳成效。

台積電、三星(Samsung)再掀先進製程競爭戰火，三星近期宣布其5奈米(nm)FinFET製程技術已開發完成，並可為客戶提供樣品，且由於加入了極紫外線(EUV)技術，進一步提升晶片功耗與性能；而繼三星宣布5nm技術完成開發後，台積電也旋即發布其6nm製程消息，並預計於2020年第一季進入試產。兩大晶圓代工強權相繼釋出先進製程進度，較勁意味可說十分濃厚。 據悉，與7nm相比，三星的5nm FinFET製程技術將晶片邏輯區域效率提高了25%，功耗降低20%，性能提高10%；同時三星還將自己在7奈米製程的所有智慧財產權使用至5奈米製程中，以減少客戶從7奈米轉換至5奈米的成本，並可以預先驗證設計生態系統，縮短5奈米產品開發流程和時間。 三星晶圓代工業務執行副總裁Charlie Ba表示，成功完成5nm製程技術開發，證明了三星在基於EUV節點的能力，而為因應市場對先進製程不斷成長的需求，未來將會致力加速基於EUV技術的晶片量產，滿足5G、人工智慧(AI)、汽車、高性能運算(HPC)等新興應用。 目前三星晶圓製造業務與｢三星高級代工生態系統(SAFE)｣合作夥伴密切合作，為三星5奈米製程提供強大的設計基礎架構，包括製程設計套件(PDK、設計方法(DM)、電子設計自動化(EDA)工具和IP都已從2018年第4季開始提供。 三星指出，目前已開始向客戶提供5奈米多專案晶圓(Multi-Project Wafer, MPW)的服務，同時在6奈米製程上已經成功流片，7奈米製程則即將進入量產階段，未來還預計擴大位於首爾華城的EUV生產線(預定2019年下半年完成)，加速EUV晶片生產。 另一方面，在三星宣布其5nm製程完成後，台積電也公開回擊，宣布推出6奈米(N6)製程技術，大幅強化目前的7奈米(N7)技術，協助客戶在效能與成本之間取得高度競爭力的優勢，同時藉由N7技術設計的直接移轉而達到加速產品上市的目標。 台積公司業務開發副總經理張曉強指出，N6技術將會延續台積電目前的市場競爭優勢，提供客戶更高的效能與成本效益，並使客戶能夠藉由完備的設計生態系統，迅速的從此項新技術之中獲取更高的產品價值。 藉由目前試產中的7奈米強效版(N7+)使用EUV微影技術所獲得的新能力，台積電N6技術的邏輯密度較N7技術增加18%；同時，N6技術的設計法則與通過考驗的N7技術完全相容，使得7奈米完備的設計生態系統能夠被再使用。換言之，N6提供客戶一個具備快速設計週期且只須使用非常有限的工程資源的無縫升級路徑，支援客戶採用此項嶄新的技術來達成產品的效益。 台積電指出，N6技術預計於2020年第一季進入試產，提供客戶更多具成本效益的優勢，並且延續7奈米家族在功耗及效能上的優勢，支援多樣化的產品應用，包括高階到中階行動產品、消費性應用、AI、網通、5G基礎架構、繪圖處理器以及高效能運算。