DFT
Mentor生態系統助安霸AI視覺處理器符合汽車目標
Mentor近期宣布,其 Tessent軟體安全生態系統協助人工智慧視覺晶片公司安霸(Ambarella)成功達成系統內(In-system)測試要求,並該公司的CV22FS和CV2FS汽車攝影機系統單晶片(SoC)實現了ISO26262汽車安全完整性等級(ASIL)目標。
Ambarella VLSI總監Praveen Jaini表示,可測試性設計(DFT)是積體電路(IC)設計的關鍵要素,對於鎖定安全關鍵型汽車應用的先進AI元件來說更是如此。Mentor的Tessent安全生態系統為我們提供了許多強大、省時的功能,不僅協助我們快速實現設計目標,還兼顧了客戶所期望的成本效益和可靠性。由於Mentor的Tessent生態系統具高度擴展性,可為開發創新設計和新一代裝置提供最佳的靈活性。
Tessent Safety生態系統包含多項Mentor IC測試技術,是業界汽車IC測試解決方案的完整組合,並與Mentor的業界領導合作夥伴緊密連結。該生態系統可提供一系列先進的IC測試技術,包括線上(In-line)元件監測,這是一種創新方法,可把嵌入式監視器分布在每個半導體裝置中,並透過共通的基礎架構將其連接在一起,以實現快速偵測並回報系統中任何位置的隨機故障。
Mentor副總裁暨Tessent產品總經理Brady Benware表示,Tessent Safety生態系統透過可擴展的DFT架構,協助我們的客戶因應和克服挑戰,此架構是專為解決自駕車IC設計所面臨的嚴格時間、成本和品質要求所打造。
Mentor新Tessent安全生態系統滿足自駕車IC測試要求
Mentor近期宣布推出新的Tessent軟體安全生態系統,為該公司透過與合作夥伴結盟提供的汽車IC測試解決方案,該計畫可協助IC設計團隊滿足全球汽車產業日益嚴格的功能安全要求。
Mentor Tessent產品副總裁暨總經理Brady Benware表示,對於要縮短故障偵測和啟用晶片上安全機制之間的時間來說,快速的系統內IC測試效能至關重要。為加速IC測試效能,汽車IC設計人員日益需把包括可測試性設計(DFT)和非DFT技術等所有的晶片上安全機制緊密結合—而此作法正是Mentor新Tessent Safety生態系統的基礎。
相較於業界其它以封閉、單一來源模型為基礎的計畫,Tessent Safety生態系統提供替代方案。Mentor的開放式生態系統做法可確保IC測試的功能安全,使晶片製造商可以把IC測試技術與其他業界解決方案結合。
透過與Mentor合作夥伴的深度合作,Tessent Safety生態系統正快速擴展,其中包括Mentor內建自我測試(BIST)技術,包括具備觀測掃描技術(Observation Scan Technology)的新型Tessent LBIST(LBIST-OST)解決方案,與傳統邏輯BIST技術相比,系統內測試時間最多可縮短10倍;具自動化流程的Tessent MemoryBIST,可在RTL或閘級提供設計規則檢查、測試計畫、整合和驗證功能。由於Tessent MemoryBIST採用階層式(Hierarchical)架構,使BIST和自我修復功能可增加到各個核心以及頂層。
此外,提供自動化和晶片上IP結合的Tessent MissionMode產品,可在車輛功能運作期間的任何時間點對整個汽車電子系統中的半導體晶片進行測試和診斷;用於類比、混合訊號(AMS)和非掃描數位電路的Tessent DefectSim電晶體級缺陷模擬器。而汽車級自動測試型樣產生(ATPG)技術則可偵測傳統測試型樣和故障模型經常遺漏的電晶體和互連級缺陷。
此生態系統亦與Mentor的Austemper SafetyScope和KaleidoScope產品緊密連結,增加安全分析、自動校正和故障模擬技術,可解決隨機的硬體故障。
格芯發布3D測試晶片/技術加入異質整合戰局
為滿足資料中心、人工智慧(AI)、5G等新興技術發展,半導體設計除持續朝微縮製程邁進之外,異質整合技術也成為下一波IC晶片創新動能。為此,IC設計業者、晶圓代工廠等皆紛紛投入發展,例如格芯(GLOBALFOUNDRIES)近期便宣布旗下基於Arm架構的高密度3D測試晶片已成功流片生產,可滿足資料中心、邊緣運算和高端消費性電子產品應用的需求。
據悉,此款晶片可提升AI、機器學習(ML)和高端消費性電子及無線解決方案等的運算系统性能與效能,其採用該公司12nm Leading-Performance(12LP)FinFET製程製造,並運用Arm 3D網狀互連技術,讓資料數據更直接地傳輸至其他内核,達到延遲最小化,提高資料傳輸速率,滿足資料中心、邊緣運算和高端消費性電子產品應用的需求。
此外,兩公司還驗證了一種3D可測試設計(Design-for-Test, DFT)方法,使用格芯的混合式晶圓對晶圓接合,每平方公厘多達100萬個3D連接,拓展12nm設計在未來的應用。
格芯發言人表示,3D可測試設計方法為屬於異質整合技術,該公司和Arm共同驗證了此一測試設計方法,使用格芯的混合式晶圓對晶圓接合,每平方公厘多達 100萬個3D連接。用於3D IC的DFT架構實現了各種晶片的模組測試方法,其中具有嵌入式IP核心、基於穿透矽通孔的晶粒間互連和外部I/O可作為獨立的單元進行測試,從而可靈活優化的3D IC測試流程。DFT是一項能夠採用3D技術的重要測試設計方法而3D DFT架構具備支持板級互連測試的特色;而該公司的差異化F2F晶圓鍵合技術為工程設計人員提供了異構邏輯和邏輯/記憶體整合。
格芯發言人說明,3D晶圓架構具有減少線長的本質能力,是減輕下一代微型處理器設計中互連問題的最有潛力的解決方案之一;而3D技術和異質整合功能為新設計方法提供了低延遲、高帶寬的優勢。對於異質整合來說,雖然沒有其餘的技術層面挑戰,但針對規劃、執行和驗證2.5D和3D IC的設計工具、薄晶圓處理技術、熱管理和測試等,這些製程仍需要更好的解決方案。
由於目前異質整合生態系統成熟緩慢,主要的挑戰在於單位成本高昂、低產量和實行風險,業界正在努力降低製程成本並簡化整個行業合作。未來格芯會與所有主要EDA合作夥伴密切合作,將3D IC放置在庫中,然後使用晶圓對晶圓鍵合進行組裝,使複雜的晶圓設計和組裝成果更快且更低成本。
格芯推3D IC提升邊緣運算、高端消費性等電子產品應用需求。