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遵循三大基礎功夫 晶背FIB電路修補難度降
本文將討論先進製程等級及7奈米IC晶背電路修補的難度,以及如何克服。
7奈米線路微縮倍增 電路修補須遵三大要點
能夠讓IC樣品在FIB電路修補後,還可以回去做電性測試,是不論怎麼樣的製程都必需要的基礎條件。基於這個前提,本文將會討論三大要點:
1.瞭解設計的IC電路特性與修補目的
2.建議電路布局及討論可破壞範圍
3.精準協助尋找最佳目標點,提高電路修補可行性
而當晶片電晶體的密度隨著製程微縮而倍增,今年7奈米每平方毫米的密度約為16nm的3.5倍,難度肯定大幅度上升。不過不管什麼製程,以上三大要點是FIB電路修補前須討論溝通的基礎工,怠忽不得。
前置處理Substrate層厚度/End Point停留位置
進入晶背修補工程的第一個階段,首先面對的是Substrate層(Silicon);終端產品形式會決定包裝厚度規格,其晶片的厚度,通常由矽晶圓時的31mil,研磨至8~12mil,不過這樣的厚度,對微/奈米等級的FIB電路修補並無法直接開始手術,為此,將依照第一點的三大步驟布局規劃,定義蝕刻範圍的「局部削洗Silicon層的減薄厚度」,不過如何提高溝槽(Trench)內表面平整度(圖1)以及判斷終點(End Point)位置(圖2),避免過度蝕刻(Over Etching)(參見圖3),將是兩大關鍵技術;以7奈米為例,Silicon厚度保留在1~2微米為最佳(圖4),是電路修補前的關鍵步驟。
圖1 Silicon深度達465微米(um),削洗溝槽後,仍可維持底部平整度(參見圖黃線),可以降低因落差所造成的蝕刻準確度。
圖2 局部削洗溝槽過程,因為蝕刻不平整或錯過終點,造成主動區元件暴露(箭頭處)。
圖3 精準判斷削洗終點(箭頭處)。
圖4 晶背電路修補示意圖,Silicon厚度保留在1~2微米(um)為最佳。
精準定位目標 清楚辨識電路
先進製程,特別是7奈米製程的金屬與介電層的間隙、寬度、厚度,多為40奈米或以下,面對薄且小的製程,精準定位目標、清楚辨識電路是最大的挑戰,而且電路修補的過程經常是以「秒」來計算,稍一失誤將前功盡棄。該如何精準定位目標呢?由於從晶背施工,以電子顯微鏡成像是無法看到線路,需先使用紅外線攝影機穿透並依靠四個角落來進行初步定位讓GDS對準晶片,再利用一個或多個參考點(Reference Point),多次定位以降低誤差,通常距離目標點最遠100微米即可定位,不過越遠誤差就越高;建議選擇距離目標點20微米內,約2×2微米可破壞區域做為定位點,實際誤差可降至150奈米。
避免過曝金屬層需調校蝕刻參數與氣體
先進製程等級的電路修補,若使用了不適合的氣體參數及施工方法,將過度蝕刻造成斷路無法補救,還會暴露非必要金屬層,在先進製程中此狀況經常無法被發現,若此點需要連接到其他位置,填入金屬導體後就造成短路而漏電,IC樣品將得到錯誤或不符合預期的電性。所以必須調校出最佳蝕刻參數與氣體,將可避免過曝金屬層。
(本文作者任職於宜特科技)