系統級晶片
Mentor引入Calibre Recon技術簡化IC驗證過程
為了幫助集成電路(IC)設計人員更快地完成電路設計驗證,Mentor近期宣布將其Calibre Recon技術添加至Calibre nmLVS電路驗證平臺。其技術於去年推出,作為Mentor Calibre nmDRC套件的擴展,旨在幫助客戶在早期驗證設計迭代期間快速、自動和準確地分析IC設計中的錯誤,從而縮短設計週期和產品上市時間。
Calibre nmLVS-Recon解決方案幫助系統級晶片(SoC)工程師、電路設計工程師和IC電路驗證團隊在開發階段的早期識別並解决選定的系統接線錯誤,縮短電路驗證的總週期時間。這些錯誤不僅僅會消耗寶貴的計算資源,並可能產生數百萬個錯誤結果,其中許多錯誤只是因為設計狀態未完整而產生。此解決方案的早期採用者在分析前期設計時能够實現10倍以上的運行時間改善,並减少3倍的記憶體需求。
Calibre nmLVS-Recon技術基於靈活的設計架構,支持多種使用模型,使設計團隊能够選擇和分析特定類別的電路驗證問題。該工具採用自動化的智慧執行啟發方法(Intelligent Execution Heuristics),可以幫助用戶在完整的Calibre nmLVS Signoff流程與Calibre Recon選擇的電路驗證檢查之間無縫導航。運用數據分區、設計細分、數據再利用、任務分布和錯誤管理的高級選項,可按原型將Calibre nmLVS-Recon流程與任何晶圓廠/集成電路製造商(IDM)的Calibre sign-off設計套件結合使用,還可應用於任何製程節點。
早期的設計版本中通常包含許多明顯的系統違規行爲。例如電源接線短路(Shorted Net)這樣的違規會造成數百萬個錯誤,並且需要非常密集的計算。電路驗證工程師現在可以使用Calibre nmLVS-Recon短路隔離功能,以互動和迭代的管道快速有效地查找並修復這一類型的版圖布線設計錯誤造成的接線短路問題。此功能選項可實現靈活性和設計分析意圖的變化,同時保持易用性和無縫的使用轉換。
東芝宣布開發出新款汽車應用影像識別SoC
東芝宣布成功開發出新款汽車應用影像識別系統級晶片(SoC),與東芝上一代產品相比,該產品使深度學習加速器的速度提升10倍,功率效率提高4倍。該技術成果的詳情已於2019 IEEE國際固態電路會議(ISSCC)上發表。
自動緊急刹車等先進駕駛輔助系統可提供越來越快速反應等功能,但實現這些功能需要影像識別系統級晶片在低功耗條件下,高速識別道路交通信號和路況。
深度神經網路(DNN)是模仿大腦神經網路的演算法,與傳統模式識別和機器學習相比,DNN的識別處理精度要高得多,預計將會廣泛的應用在車用領域。而採用傳統處理器的DNN影像識別耗時較長,因依賴大量的乘積累加(MAC)計算。同時,採用傳統高速處理器的DNN尚存功耗過高問題。
東芝利用可在硬體上實現深度學習的DNN加速器解決了這一難題。此外,新系統級晶片符合全球汽車應用功能安全標準ISO26262之要求。東芝將繼續提高所開發的系統級晶片的功率效率和處理速度。
處理需要大量MAC計算。東芝的新產品搭載四個處理器,每個處理器包含256個MAC單元。因此提高了DNN的處理速度。另外,新產品減少了動態隨機存取記憶體(DRAM)存取。傳統的系統級晶片沒有本機記憶體,無法在靠近DNN執行單元的位置保存臨時資料,並且在存取本機記憶體時產生較大功耗。同時,載入用於MAC計算的加權數據也會產生較大功耗。東芝晶片可在DNN執行單元附近執行靜態隨機存取記憶體(SRAM),並將DNN處理分為多個子處理區塊,因此可將臨時資料保存在SRAM內,從而減少了DRAM存取。此外,東芝還在加速器上增加了一個解壓縮單元。可透過解壓縮單元載入預先壓縮並儲存在DRAM中的加權數據。因此,降低了載入來自DRAM的加權數據時產生的功耗。
同時此晶片減少了SRAM存取。傳統深度學習需要在處理DNN的每一層之後存取DRAM,因此功耗過高。該加速器在DNN的DNN執行單元中設計有流水線層結構,以便在一次SRAM存取期間執行一系列DNN計算。