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耐能採用Cadence IP 提升終端裝置邊緣AI運算效能

全球電子設計創新廠商益華電腦(Cadence)宣布,終端人工智慧解決方案廠商耐能智慧(Kneron)已將Cadence Tensilica Vision P6數位訊號處理器(DSP)整合到其專門針對人工智慧物聯網(AIoT)、智慧家庭、智慧監控、安全、機器人及工業控制應用的新一代晶片KL720中,此為運算力達1.4TOPS的AI系統單晶片。Tensilica P6 DSP展示了其在低功耗、高效能視覺DSP市場上的地位,在電腦視覺及類神經網路方面為耐能智慧提供了比上一代SoC快兩倍的效能,同時提供對終端AI至關重要的功耗效率。欲知有關Tensilica P6 DSP的詳情,請參考www.cadence.com/go/kneronp6。 耐能智慧在設計KL720時,為其客戶優先考慮了設計靈活性及可配置性,以利使用新平台時可完美的搭配AI開發及部署。Tensilica P6 DSP藉由其可擴展性的Xtensa架構和Xtensa類神經網路編譯器(XNNC),為耐能提供了可輕鬆適應最新終端演算法需求的靈活性及運算效率。 耐能智慧創辦人暨執行長劉峻誠表示,由於該公司的使命係實現AI無處不在的企業願景,因此,消除平台上的障礙並簡化其AI演算法部署,對該公司及客戶的成功均至關重要。Tensilica P6具有可應對最新AI挑戰的諸多運算能力。此外,Cadence的電子設計自動化全流程及支援服務,加快了IP整合並縮短了上市時間。 Tensilica P6 DSP作爲Cadence Tensilica AI IP產品線之一,支援Cadence的「智慧系統設計」策略以實現普及智慧,已在行動、擴增實境/虛擬實境(AR/VR)、AIoT、監控及汽車市場上,獲得諸多公司的採用。
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Cadence偕台積電/微軟以雲端運算平台加速半導體設計時序簽核

益華電腦(Cadence)宣布與台積電及微軟三方合作之成果。該合作的重點是利用雲端基礎架構來縮短半導體設計簽核時程。透過此合作,客戶將可藉由微軟Azure上的Cadence CloudBurst平台,採用台積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案,獲得加速完成時序簽核的途徑。所有垂直市場的客戶均可透過雲端資源,不受本地部署硬體的限制,進而獲得顯著的生產率提升。 台積電設計建構管理處資深處長Suk Lee表示,半導體研發人員正以先進的製程技術來實現與滿足超過其功率及效能上的要求。但在日益複雜的先進製程簽核要求下,使得實現緊迫的產品交期更具挑戰性。台積電、微軟及Cadence三方合作組成的雲端聯盟,使該公司得以藉由Cadence時序簽核解決方案實現雲端的可擴展性,來確保一般客戶實現其效能目標並加快其創新產品的上市時間。 微軟Azure晶片、電子和遊戲產品主管Mujtaba Hamid提到,微軟 Azure雲端平台非常適合晶片設計及簽核等高效能運算(HPC)應用。我們期待與Cadence及台積電客戶在HPC晶片需求方面進行合作,使此類客戶能夠交付最高品質的產品並實現其上市時間目標。 Cadence Tempus時序簽核解決方案及Quantus萃取解決方案均具有適用於雲端的大規模並行架構。藉由獨特的分散式簽核技術,Tempus時序簽核解決方案可在雲端上完成生產驗證,並於大規模台積電先進製程實現設計定案(Tapeout)。 Cadence資深副總裁暨數位與簽核事業群總經理滕晉慶表示,透過與台積電及微軟的持續合作,可使客戶得以輕鬆地將其Tempus時序簽核解決方案及Quantus萃取解決方案工作載荷卸載到雲端,並充分利用可擴展性的解決方案的優勢。藉由雲端來簡化的流程,該公司為當今新興市場領域具有複雜設計及創新需求的客戶,提供競爭優勢。 Cadence Tempus時序簽核解決方案及Quantus萃取解決方案為完整的數位全流程套件的一部份,專為客戶提供設計實現及更可預測性的快速途徑。CloudBurst平台為Cadence雲端產品廣泛組合的一部份,同時提供對Cadence工具的快速使用。數位及雲端產品組合支持Cadence智慧系統設計策略,協助客戶能夠實現卓越系統單晶片(SoC)設計。
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FPGA原型建構曠日費時 Cadence提出新解法

由於市場對晶片功能的整合度要求持續提升,加上半導體製程進步,單一晶片上具有數千萬,甚至上億個閘極的SoC,現在已經比比皆是。但對IC設計者而言,不斷膨脹的晶片規模,已經使開發團隊必須用更長的時間來完成用FPGA建構晶片原型的作業。有鑑於此,益華電腦(Cadence)近日發表新一代原型建構系統Protium,可協助IC設計團隊用更快速度建構出晶片原型,進而加快產品開發時程。 Cadence資深產品行銷經理Zaid Rodriguez表示,在IC設計的作業流程中,有兩個環節會涉及到FPGA,一個是設計模擬(Emulation),另一個則是原型建構(Prototyping)。雖然這兩個步驟都會用到FPGA,但使用的目的不同。 設計模擬是設計驗證的一個階段,IC設計工程師將晶片設計的原始碼移植到FPGA上,主要目的是為了進行除錯(Debug),晶片的運作效能則不是重點。因此,對模擬工具來說,重點在於提供完善的移植跟除錯工具,讓工程師可以快速地把RTL碼轉換成可以移植到FPGA上的格式,展開硬體除錯作業。 至於原型建構,主要目的則是為了爭取時效,讓韌體/軟體開發工程師可以在還沒有拿到ASIC、SoC的工程樣本時,就開始為晶片撰寫軟體。是故,原型建構工具的使用者,除了同樣需要快速將設計移植到FPGA上之外,對晶片的效能要求會比模擬來得高很多,還需有完整的軟體除錯工具,以及基本的硬體除錯。理論上,當IC設計進行到原型建構這個階段時,硬體本身應該已經沒有太多Bug,但實務上還是難免會遇到有漏網之魚的情況。 圖 原型建構工具除了必須具備完善的軟體除錯工具,還必須把部分硬體除錯功能納入,才能協助使用者進行軟硬體同步開發。 也因為模擬跟原型建構的需求不同,雖然兩者都是以FPGA為基礎,但所使用的工具平台是不同的。以Cadence為例,針對設計模擬需求,該公司提供的是Palladium平台,至於原型建構工具則是Protium。 但由於IC設計的規模越來越大,因此工程團隊要將IC設計的原始碼移植到FPGA上,所遇到的挑戰變得比以往更為艱鉅。首先,設計ASIC或SoC所使用的硬體描述語言,跟FPGA的硬體描述語言是不同的,因此工程團隊要將IC設計的原始碼移植到FPGA上,得花更多時間進行編譯。其次,雖然拜半導體製程技術進步之賜,FPGA的容量也變得越來越大,但遇到非常複雜的SoC設計時,常常還是得把一顆SoC切割(Partitioning)成多個部分,分別在多顆FPGA上執行。 設計分割是非常耗時而且吃重的工作,因此Protium提供了自動化切割功能,可以顯著壓縮設計切割的時間。但Rodriguez也指出,如果從效能面來考慮,工程師手動切割所獲得的成果,還是會比用自動化功能來得好,因此Protium提供的切割工具是很靈活的,工程師可以自行指定一部分區塊讓自動化工具幫忙切割,其他部分則仍維持手動切割,以便在工作時間跟產出品質之間取得更好的平衡。 利用FPGA建構晶片原型所耗費的時間越長,原型建構的存在價值就越低,因為原型建構的主要目的就是爭取時間,讓軟體團隊可以在還沒拿到晶片硬體的時候,就開始著手撰寫程式。如果原型建構就要耗時數週,甚至一兩個月,軟體團隊很可能工作才進行到一半,晶片的工程樣本就已經從晶圓廠送回來了。 這就是Cadence為何要發展Protium平台的原因。傳統的原型建構方法已無法滿足IC設計團隊對工作時程的需求,但為了盡可能加快產品上市的腳步,原型建構還是有存在的必要性。因此,解決方法就是加快原型建構的速度。藉由Protium跟Palladium聯手,IC設計團隊可以在一兩天內就完成原型建構,而不是好幾個禮拜,甚至好幾個月。 Rodriguez相信,傳統的原型建構方法,例如IC設計團隊自己從無到有打造專屬於自己的原型建構軟硬體,會越來越不可行。畢竟,當代SoC跟FPGA都已經變得太複雜了,DIY只能適用在某些比較簡單的設計專案,大型、高複雜度的設計專案,還是需要靠專業工具輔助。
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