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TI/益華聯手模擬/驗證電路 縮短產品上市時間

德州儀器(TI)近日發布益華電腦(Cadence)的PSpice模擬器新型定製版本。此版本讓工程師可自由對TI電源和訊號鏈產品進行分析,模擬複雜的類比電路。Pspice for TI提供了全功能電路模擬,具有不斷成長的5,700多種TI類比IC模型庫,使工程師比以往任何時候都能更容易地評估新設計的元件。如需瞭解更多資訊,敬請參閱Pspice for TI。 許多硬體工程師面臨的任務日漸成長,需要在緊湊的專案時間內進行精確的設計。如果無法可靠地測試設計,可能會導致生產時間滯延而帶來昂貴的代價,因此模擬軟體成為每個工程師設計過程中的關鍵工具。 Omdia的功率、汽車和工業半導體業務負責人Kevin Anderson表示,選擇合適的模擬軟體可以幫助工程師加速開發,順利完成設計,甚至突破原有設計瓶頸。因此,直覺性操作且具有系統級模擬功能的工具可縮短開發週期,並加快產品上市時間。 借助益華電腦的高級模擬技術,Pspice for TI使設計人員能夠在原型設計之前全面驗證系統級設計,因而降低電路錯誤的風險,這超出了市場上許多其他模擬器的分析能力。此外,TI 還為工程師開放了業界較大的IC模型庫之一的存取權限,且該模型庫可自動同步到Pspice for TI工具中。 借助Pspice for TI,工程師可使用內建的TI電源和訊號鏈模型庫、 Pspice類比行為模型、增強的基元(Primitives),以及透過可配置電源場效應電晶體和功率二極體為電源設計人員實現的新功能,來不受尺寸限制地構建完整的電路圖。Pspice for TI的高級功能還包括自動測量和後處理,以及OrCAD Capture架構和最壞情形分析,這使工程師只需點擊幾下滑鼠,即可在各類工作條件和設備公差範圍內全面驗證其設計。在Pspice for TI中完成對模擬設計的驗證後,使用者可在 PspiceDesigner 商業版本中打開設計,然後將設計轉移到如 OrCAD/Allegro PCB Designer...
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新唐利用益華硬體驗證平台 加速微控制器設計開發

益華電腦(Cadence)宣布新唐科技(Nuvoton)採用Cadence Palladium Z1企業級硬體驗證模擬平台,以加速其工業及消費者應用程式之微控制器(MCU)的設計開發。與過去的解決方案相比,新唐科技使用Palladium Z1硬體驗證平台完成更快速的軟硬體整合,將作業系統啟動模擬時間從4天減少到只需60分鐘。 Palladium Z1企業級硬體驗證模擬平台為Cadence驗證套裝的核心之一,支援Cadence的系統設計實現策略。Cadence驗證套裝包含核心引擎、驗證技術及有助於提升設計品質與產量的解決方案,滿足不同重垂直市場的驗證需求。 新唐科技採用Palladium Z1平台的目的是為了改善系統單晶片(System-on Silicon)的驗證,同時在驗證過程初期的軟硬體整合達到最佳化。使用Cadence SpeedBridge Adapters搭配Palladium Z1平台,新唐科技得以提高驅動程式及應用層測試的效率。除了Cadence SpeedBridge Adapters和Palladium Z1平台以外,新唐科技還採用Cadence驗證套裝系統,包括Cadence Xcelium邏輯模擬平台、驗證IP(VIP)、以及JasperGold 形式驗證平台,以提升整體產能。 新唐科技微控制器應用事業群副總經理林任烈表示,在驗證微控制器時,我們必須要有能無縫整合並提升團隊合作的工具。我們採用Cadence Palladium Z1平台,運用其能力來加速SoC驗證,並改善我們設計上的軟硬體整合。藉由結合Palladium Z1平台和Cadence驗證套裝系統中的引擎與解決方案,我們能信心滿滿且更快地交付產品面向市場。
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安霸採用Cadence Clarity 3D求解器 3D分析更精準

全球電子設計創新廠商益華電腦(Cadence)宣布,安霸(Ambarella)採用Cadence Clarity 3D求解器設計其下一代的人工智慧視覺處理器設計。安霸的產品廣泛用於人類與電腦視覺應用中,包括影像監控、駕駛輔助系統(ADAS)、電子視鏡、行車紀錄、駕駛/車內監控、自動駕駛和機器人應用。 安霸採用Cadence Clarity 3D求解器完成電腦視覺(CV)SoC和PCB產品的模擬評估。兩項模擬結果皆顯示,在無確切的高速訊號的固態參考平面時,Clarity 3D求解器可識別設計上的缺點並矯正散射參數(S-參數)的回應。對於封裝和PCB佈局幾何組合的設計,以202個端口通過LPDDR4介面以48位元運行,在使用32個CPU的情況下,Clarity 3D求解器僅用了29個小時即可處理完成。 安霸VLSI副總經理Chan Lee表示,安霸精益求精開發系統設計方法,以維持競爭優勢。Cadence Clarity 3D求解器的速度、效能和精確度,讓我們得以加快設計流程並縮短設計時間。希望能利用Clarity 3D求解器,輕鬆且迅速地解決下一代5奈米人工智慧設計研發將遭遇到的許多可能挑戰。 Clarity 3D求解器利用先進的分散式多進程技術,有效處理設計複雜3D結構時所會遭遇到的電磁挑戰。創新的Clarity 3D求解器與Cadence的晶片、封裝及PCB設計解決方案結合,成為Cadence智慧系統策略的一部份。如需更多Clarity 3D求解器相關資訊,請造訪網址www.cadence.com/go/claritya以深入了解。
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滿足高效/低成本需求 Chiplets市場蓄勢待發

人工智慧(AI)、車聯網、5G等應用相繼興起,且皆須使用到高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。為此,晶圓代工、封裝業者除了持續朝先進製程(5奈米、3奈米)邁進外,也開始研發新一代製程技術以突破摩爾定律瓶頸,而Chiplets可實現更小更緊湊的運算系統結構,因此備受矚目,眾多半導體廠已相繼投入,相關產品也紛紛問世。 高效/低成本是Chiplets崛起關鍵 益華(Cadence)產品市場總監孫自君(圖1)表示,人工智慧與5G快速興起,相關應用陸續浮現,成為推動半導體產業未來成長的重要動力。這些應用皆需採用高速運算、高速傳輸、低延遲、低耗能的先進功能晶片。不過,製程微縮技術變得愈來愈困難,例如為了因應各式AI應用,晶片需更高的運算效能,這使得處理器核心數量、所搭配的記憶體容量、I/O數目都急速增加,要整合的元件數量越來越多,即便是使用先進製程,要將晶片尺寸更進一步縮小仍是十分吃力。 圖1 益華產品市場總監孫自君表示,晶片小型化不僅複雜且成本昂貴。 孫自君進一步說明,即便成功小型化之後,仍還有許多要素須考量,例如功耗、散熱等。小型化意味著將各種元件整合在一起,進行運算時所產生的熱能要如何有效的散熱是一大關鍵,因為熱會影響元件電性能力;另外,要達到更好的運算效率,也意味著功率損耗愈多。換言之,晶片小型化要兼具效能、體積、低功耗、散熱等多種要素,要在這麼小的空間實現這麼多(或是做更多)的事情,難度很高;若再從IP的角度思考,要將各式各樣的IP(如記憶體IP、微控制器IP、類比線路IP等)整合在一起,接著進行各種組合試算和驗證,同樣也是要花費許多時間。所以,晶片微縮過程可說既精密又複雜,也使得造價變得更加昂貴。 孫自君指出,業者都是追求獲利,而如何降低成本是最基本的考量,隨著晶片微縮變得越來越複雜、成本也越來越高,業者也會開始思考,究竟是不是所有晶片都需要小型化,畢竟不是所有公司都有能力投入,也不是所有應用都需要非常高的運算效能。也因此,IC設計業、晶圓代工、封裝業者轉向發展晶片小型化外的製程技術,Chiplets的概念及方式也因而開始受到關注。 工研院產科國際所分析師楊啟鑫表示,Chiplets屬於業界因為摩爾定律面臨瓶頸所做的技術替代方案,更早則是源於1970年代誕生的多晶片模組。小晶片是指由多個同質、異質等較小的晶片組成大晶片的概念。先進製程成本急速上升,是故以小晶片方式以提高良率及降低晶片成本。小晶片可以減少晶片設計時程,加速晶片Time to market時間。 楊啟鑫補充,電子終端產品朝向高整合趨勢發展,對於高效能晶片的需求持續增加,然而,隨著摩爾定律逐漸趨緩,在持續提升產品性能過程中,如果為了整合新功能晶片模組而增大晶片面積,將提高先進製程大晶片成本和面臨低良率問題。而不同於SoC晶片,將大尺寸的多核心設計分散到較小的小晶片設計更能滿足現今的高效能運算處理器。此彈性的設計方式可以讓晶片功能分散到以不同製程技術生產的個別小晶片中,提升設計靈活性、更好的良率及節省成本優勢。 換言之,讓高效能晶片使用最先進製程製造,其他則使用符合經濟效益的製程製造(如I/O晶片、記憶體晶片)。從原來設計在同一個SoC中的晶片被分拆成許多不同的小晶片分開製造再加以封裝或組裝,故稱此分拆之晶片為小晶片Chiplets。 總結來說,Chiplets有著三大好處。首先,採用7nm、5nm甚至3nm等先進製程設計SoC的成本相當高昂,特別是模擬電路、I/O等愈來愈難以隨著製程技術縮小;而透過Chiplets則可以克服此一挑戰,因Chiplets是將電路分割成獨立的小晶片,並各自強化功能、製程技術及尺寸,最後整合在一起。此外,基於Chiplets還可以使用現有的成熟晶片降低開發和驗證成本。 接著,Chiplets可以滿足規模較小、較具成本考量的產品。如同前面所述,先進製程SoC造價昂貴,對於許多業者而言,其公司規模及產品銷售量並不足以支撐先進製程的成本;因此,Chiplets遂成為一種切實可行且具吸引力的方式。 至於第三個好處便是,與使用先進製程、從頭開發SoC相比,Chiplets可以加快產品上市時間,越快推出產品,這就意味著可以越早占領市場,提高潛在收入與競爭優勢。 孫自君補充,當然,除此之外,Chiplets還有著IP重用(IP Reuse)、靈活設計、低成本訂製等特點。特別是IP Reuse,目前像是藍牙、Wi-Fi都已有成熟、完整的IP,若是要將這些IP也都採用先進製程,就必須重新開IP,將IP換成5nm、3nm,接著再付一次IP授權費,以及再付費給晶圓代工業者,再加上後續的驗證、PCB板測試等,這花費的時間和成本太大;也因此,Chiplets的出現對IP Reuse起了很大的作用。 半導體業加快Chiplets產品腳步 顯而易見,在製程微縮技術只有少數幾家晶圓代工、IC製造業者可發展的情況下,異質整合(Heterogeneous Integration Design Architecture System, HIDAS)成為IC晶片的創新動能,Chiplets便趁勢崛起,成為半導體產業熱門話題,IC設計業者、IP供應商、晶圓代工廠等也開始加速產品布局。 英特爾/AMD產品競出 英特爾(Intel)日前所發布的Intel Stratix 10 GX 10M FPGA便是採用Chiplets設計(圖2),以達到更高的元件密度和容量。該產品是以現有的Intel Stratix 10 FPGA架構及英特爾先進的嵌入式多晶片互連橋接(EMIB)技術為基礎所設計,運用了EMIB技術融合兩個高密度Intel Stratix 10 GX FPGA核心邏輯晶片(每個晶片容量為510萬個邏輯單元)以及相應的I/O單元。 圖2 英特爾近期發布的Stratix 10...
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半導體業邁向工業4.0 破除資安迷信最關鍵

相較於絕大多數製造業還在建置工業物聯網,半導體產業早已完成廠務、機台設備的聯網,走到大數據分析跟機器學習的階段。因此,相較於其他製造業的智慧製造,多半還停留在硬體投資階段,半導體產業目前所面臨的智慧製造課題,主要來自於軟體跟服務領域。 為了加快晶片設計、製程研發的速度,半導體業者需要更強大的運算資源。藉由機器學習分析機台狀態,讓歲修維護排程更合理化,以提高稼動率,也需要龐大的運算資源。但對半導體業者而言,要靠自有的資料中心來滿足其運算需求,建置跟維護的成本非常高昂,而且伺服器的利用率不見得都能維持在高檔,讓投資效益發揮到最大。 因此,半導體業者必須設法找到其他替代方案,才能繼續推動其智慧製造,例如使用公有雲的資源。事實上,台積電、新思(Synopsys)與益華電腦(Cadence)等半導體業界的領導大廠,都已經開始採用公有雲,或是發展出以雲端為基礎的軟體授權模式。 運算需求起伏不定 自建資料中心考量多 半導體是一個已經高度自動化的行業,換言之,這也是一個日常運作無法離開電腦運算的行業。從IC設計階段的模擬(Simulation)、驗證(Verification)到半導體製造業者研發新製程,或是維持現有生產線的運作,都需要極大的運算能力來支援。 然而,半導體企業對運算能力的需求水準波動非常劇烈。以IC設計來說,當晶片設計流程走到中後段,要進行設計模擬、驗證的時候,對運算能力的需求會達到顛峰,往往得用多台伺服器同時跑十多個小時,甚至兩三天,才能得到一次模擬結果。但在IC設計的前段,做電路合成(Synthesis)、時序收斂(Timing Closure)跟線路布局(Place & Route)的時候,對運算資源的需求則遠低於設計模擬跟驗證,常常幾個小時就能完成一次設計迭代。 因此,當IC設計公司裡面有多個團隊同時在開發晶片時,專案的排程跟協調就變得十分重要,否則公司自有的伺服器資源會不敷使用。試想,當所有設計團隊同一時間都要做設計模擬跟驗證,其排隊等待時間會有多長? 對於運算資源不足的問題,最直觀的解決方案就是擴建自有資料中心的容量,但因為運算需求波動幅度大,加上伺服器採購金額不低,後續還會衍生出維護、折舊等費用,因此IC設計公司的相關採購,通常是審慎而保守的。 除了IC設計工程師之外,電子設計自動化(EDA)工具業者是遇到上述問題的第一線業者,因此許多EDA大廠早在幾年前就開始探索使用公有雲的可能性跟對應的商業模式。跟自建資料中心相比,公有雲方案最大的優勢在於按照用量計費所帶來的彈性--當運算或儲存需求進入尖峰期時,使用者只要額外付費就可以取得所需的資源。目前幾家重要的EDA公司,如新思、益華、明導國際(Mentor Graphics)跟安矽思(Ansys),都已經有對應的布局動作。 對半導體製造業者來說,情況也類似。由於產線高度自動化,甚至已經開始採用大數據分析、機器學習等軟體工具,晶圓廠的生產線只要一開動,就會需要對應的運算能力來執行這些軟體。然而,除了既有生產線之外,晶圓製造業者還要不斷開發新製程,來滿足未來的市場需求。不管是更細的線寬或採用新的材料,都需要反覆進行模擬跟數據分析,而這些工作就跟IC設計的模擬、驗證一樣,需要大量運算能力支援。 公有雲方案解難題 資安迷信仍待破除 對於需要龐大運算資源來支撐其運作的半導體業者而言,公有雲是一個很彈性的選擇。公有雲具有龐大的運算能力跟儲存空間,還有各式各樣的伺服器可供選擇,當半導體業者需要額外的運算能力或儲存空間時,可以付費租用,不需要的時候,則只要取消訂閱就不會有費用支出。 但由於半導體業者手上的資料,例如生產製程參數、配方、IC設計檔案,都是非常敏感的機密資料,因此相關業者對於資料離開公司,通常有十分嚴格的管制,因此要說服半導體業者接受公有雲,往往是在挑戰客戶對資訊安全的「信仰」。 微軟(Microsoft)專家技術部雲平台解決方案副總經理呂欣育就表示,公有雲對於半導體業者來說,是一個非常有效益的解決方案。台積電就在5奈米製程研發上與微軟合作,在台積電原本就擁有的資料中心之外,搭配Azure平台的運算資源跟資料儲存空間,來加快專案開發的速度,結果讓5奈米的研發試產(Pilot Run)比預定時程提前了9個月,效果十分理想。 但除了台積電比較勇於嘗試之外,呂欣育坦言,大多數半導體業者對於資料上公有雲一事,態度還是相當保守。他可以理解半導體客戶將資安視為第一要務的想法,但要實現資訊安全,是要把細節攤開來逐一檢視,看哪個環節可能有問題,該如何改善,而不是以為資料不出公司大門就能永保安康。如果公司內部的資安政策模糊不清,資料放在公司裡面還是會出事。 就他與許多半導體公司溝通的經驗,有些半導體公司的資安政策是很有問題的,因為連公司內部的IT團隊,對自家的資安政策也說不出個所以然來,只知道資料不出門就對了。這種資安政策與其稱之為政策,或許說是「宗教信仰」還更貼切些。而這就是說服半導體產業接納公有雲最大的障礙。 不過,呂欣育對於半導體業者接納公有雲的趨勢,還是相當有信心。像台積電、新思、益華等業者,在半導體產業屬於燈塔型客戶,是引領產業發展趨勢的重要指標。在這些客戶的帶領跟示範下,未來會有更多客戶願意評估採用公有雲方案的可能性。
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