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三大應用領域需求看漲 半導體異質整合勢不可擋

觀察這些應用領域需求可發現,若將晶片需求分為小體積、低延遲、低成本、高效能、低功耗等五大需求,對於半導體晶片的功能與規格皆不相同,如穿戴裝置主要著重在小體積、低功耗、低成本等需求,對於效能及延遲性要求相對較低;資料中心則為了因應高速運算的需求,因此較著重在高效能、低延遲的快速反應能力。 資策會MIC產業分析師黃馨 手機/醫材/自駕車 晶片需求大不同 針對上述所提到的五大晶片需求,以下將以手機、智慧醫療器材及自駕車等三個應用領域產品作為舉例,透過這三大應用領域的需求剖析,可發現未來晶片的發展不僅將朝向更多元件的整合,且隨著產業需求的不同,未來晶片將朝向客製化的走向發展。 手機著重RF模組整合 為因應不同通訊階段的頻譜要求,手機內整合的元件也有所不同,特別是在RF射頻模組的整合。RF前端模組主要包含功率放大器(PA)、低雜訊放大器(LNA)、濾波器、開關和被動元件等,讓訊號能夠在不同頻率下進行收發。隨著未來頻段的要求變多,RF模組除了需要有更高的整合度外,未來面對5G毫米波的興起,為了滿足高頻寬、低延遲及大量連線等需求,天線和RF模組必須整合,也因此未來通訊相關模組的元件整合將變得更加多元且大量。 醫療影像器材體積減小/元件增加 以腸胃鏡為例,過去腸胃鏡長度達200公分,對於彎曲的小腸檢視無法輕易達成,且易造成病患不適,膠囊內視鏡應運而生。相較傳統腸胃鏡,膠囊內視鏡大小僅有長2.6公分、寬1.1公分,膠囊內包含微型照相鏡頭、光感測器、影像傳輸器、迷你相機等元件。 未來,生物學家更提出微生物組療法,透過在細胞中植入感測器及記憶體組件方式進行疾病診斷,因此可發現,醫療影像器材體積逐漸減小的同時,整合元件數卻將持續增加。 自駕車整合感測元件/處理器/記憶體 為了賦予自駕車具備感知外界環境的能力,現階段自駕車的發展著重於搭載各種感測器做為感知媒介,包含光達、雷達、相機等。隨著未來自駕車等級的進步,對於自駕車中的電腦系統要求,將從現在的駕駛輔助到未來的完全自動化駕駛,效能要求的遞進不僅使得未來自駕車元件模組增加,同時配合自動化回應的趨勢,感測元件必須將感測內容,快速傳遞至處理器並迅速做出反應,因此感測元件與處理器及記憶體的整合,將成為未來的發展重點。 未來晶片趨向異質整合/客製化  從上述的三大應用領域需求可發現,未來晶片的發展不僅將朝向更多元件的整合,且隨著產業需求的不同,未來晶片將朝向客製化的走向。 隨著市場需求的發展,產品複雜度的提高使得整合元件數目隨之增加,若將處理器元件比作人類大腦,現階段產品需求,主要著重在創造更大容量且更快速運算的大腦。然而隨著通訊需求的提升,未來更重視提升大腦與外界聯繫的速度,以及透過加入眼、耳、口、鼻、手等感測元件進行感知,甚至增加大腦在感知後自動判別並執行反應等功能,因此處理器加上各式元件的做法,將成為未來產品發展趨勢。 終端產品逐漸走向多晶片且客製化的方向前進,晶片製程因為摩爾定律趨緩,開始走向透過封裝方式進行異質晶片的整合。 過去,半導體產業以摩爾定律作為主要依循的準則。根據摩爾定律定義,每隔18個月,積體電路上的電晶體數量將成長一倍,受惠於摩爾定律持續的發展,2018年,整體半導體產值達到4,800億美元的收益。 儘管台積電等晶圓代工龍頭持續挺進5nm、3nm的製程,但仔細觀察近年來摩爾定律節點成本的改變,在14/16nm之後,晶圓生產成本持續變高,摩爾定律將無法達到過去規模經濟的效益。此外,終端需求對於成本、效能、體積以及整合程度的要求日漸提高,在面對成本日益增加、終端產品走向高複雜化的情況下,晶片的整合成為半導體產業界越趨重視的方法。 晶片功能整合方式主要可分為系統單晶片(SoC)以及系統級封裝(SiP)兩種。 SoC整合度與成本皆高 系統單晶片是透過電路設計的方式,將數個功能不同的晶片整合在同一個晶片上,這樣的晶片整合程度相當高,效能表現也很好。然而由於SoC的功能整合僅限於使用同一製程技術的晶片,對於整合元件中,因考量製程成本而採用較低階製程的感測元件或MEMS等功能元件,將無法與採用先進製程的處理器、記憶體進行SoC晶片整合。 此外,SoC的開發成本卻也相當高,如台積電7nm的系統單晶片開發成本已接近3億美元,未來進入5nm世代後,更上看5億美元,也因此SoC主要用於生產量大且生命周期較長的產品,目前全球能夠投入先進製程的IC設計業者,也只剩下少數龍頭與系統大廠。 SiP異質整合超越摩爾定律 為因應SoC所面臨的製程瓶頸及開發成本過高的挑戰,系統級封裝的概念開始被半導體業界廣泛採用,更被定義為是超越摩爾定律的重要方式。SiP突破SoC的整合限制,將數個功能不同、製程不同、來源不同的晶片,透過封裝整合在同一個基板上,成為一個具備多元功能的晶片,這類的整合概念就是現在所指的「異質整合」。 隨著近年來系統級封裝技術的演進,晶片堆疊封裝使得晶片面積有效縮小,開發成本也較SoC來得低,晶片整合上更具彈性,也因此近期被廣泛應用在上市時間較短的消費性電子產品上。 3D封裝提升晶片傳輸速度/效能 異質整合的晶片模組發展越趨複雜且多樣化,技術難度也越來越高。從傳統的2D平面封裝逐漸朝2.5D封裝邁進,2.5D的封裝方式是讓晶片並排,並採用中介層(Interposer)和重分部層(Redistribution Layer, RDL)的設計進行晶片整合,透過晶片與基板間的中介層連接,大幅提高封裝接腳的訊號密度,提高傳輸速度及效能。 近年來,將多晶片垂直堆疊的3D封裝更逐漸成為業界發展重點,透過晶片間矽穿孔(Through-Silicon Via, TSV)的互聯技術傳遞訊號,TSV的串接使得晶片間的距離更短,晶片傳輸速度更快、效能更佳,整體的晶片整合度也更好,目前最廣泛的應用在多顆高頻記憶體與處理器的堆疊上。 隨著製程難度的提高,異質整合面對的挑戰也將趨於複雜。首先,異質整合使得晶片在同樣面積下,堆疊多個晶片形成多層3D架構,當晶片堆疊的緊密程度提高,晶片間散熱面積也將隨之減少。此外,晶片距離的縮短及單一晶片中越來越多的運算單元,將使電磁干擾的問題越趨嚴重,異質晶片整合度也將面臨巨大挑戰。 過去半導體產業鏈各自分工,現今隨著製程發展,面對日益增加的異質整合技術挑戰,未來半導體上中下游的價值鏈將須緊密合作,以通力解決異質整合問題(圖1)。 圖1 異質整合挑戰與半導體產業鏈關係改變 異質整合的立體堆疊架構下,多維度雜訊將比過往的訊號干擾更加難以處理,因此除了EDA廠商須提供IC設計廠更多樣化的模擬工具進行多類型訊號模擬外,在產品設計之初,整體產業鏈也需有更多的上下游溝通,包含訊號完整度、電源完整度等技術,未來皆需以產業鏈偕同模擬的方式進行。 與此同時,多層的3D架構使晶片散熱面積減少,不只須仰賴材料及設備廠提供更多創新的材料來克服發熱問題,產業鏈也需透過熱模擬的方式,找出功耗較低、散熱效能較高的晶片及導熱效果較佳的封裝架構。 產業鏈緊密串連必不可缺 異質整合晶片來源、製程的不同,使得整合難度上升,晶片必須透過系統級的完整分析及3D模擬,避免系統分割時區塊不夠精確的問題。另外,晶片的厚薄與晶片的精準堆疊也是異質整合相當關鍵的成功要素,也因此,未來上下游協同設計將成為產業發展的趨勢。 面臨異質整合的技術挑戰,未來半導體產業鏈關係將需要透過更緊密地協同設計、協同模擬等方式進行合作。 然而由於看好異質整合的發展效益,產業鏈中的IC製造廠及EMS廠紛紛依循自身優勢投入IC封測產業,面對這樣的產業鏈分工重組,未來IC封測廠將會有部分產品及技術與IC製造廠或是EMS廠重疊的情形,因此產業鏈競合關係將有所改變,面對封測業務市佔將被瓜分的IC封測廠而言,在未來垂直應用領域的客製化市場中找尋快速商用化的模式將是IC封測廠未來的利基。 (本文作者為資策會MIC產業分析師)  
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