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5G帶動不降速吃到飽方案 多元資費成營運商難題
3GPP R15 5G NR SA版本內容已於2018年出爐,眾解決方案皆已陸續推出,基礎建設亦如火如荼布建當中。由於5G的高傳輸速率,能夠帶來的應用眾多,因此對於電信營運商而言,該如何針對市場虛求提出相對硬的資費方案成為一大難題。可以肯定的是,不降速的吃到飽方案(Unlimited Data Package)將成為全球主流,但是其中涵蓋何種應用服務內容,則依不同區域市場需求而定。
Ovum寬頻與多合一服務研究團隊負責人Nicole McCormick表示,到了5G時代,將產生相較於4G更多的數據流量,因此目前已經看到全球各國眾電信營運商紛紛開始規畫不降速的吃到飽方案,以迎接2019年5G行動服務商業化。
時至今日,各國許多電信營運商皆有推出4G吃到飽方案,然而多有數據流量限制,一但超過流量便會降低連線速度。但是,在5G時代真正的不降速吃到飽方案將會成為市場主流。McCormick進一步說明,除了來自傳統的數據流量之外,5G也將帶動更多串流內容服務(Over The Top, OTT) 、AR/VR電競、3D影音甚至是車聯網相關應用,使得網路服務的範疇更加多元。因此,該如何因應各種需求推出不同的不降速吃到飽資費方案,將是營運商在2019年的巨大挑戰。
同時,也由於加值服務的日趨多樣,較為小型的電信營運商恐難提供所有5G應用需要的套裝方案,因此,未來電信營運商規畫資費方案時,將會依照該公司在5G生態鏈中的定位,以及該公司的業務規模,提出不同的內容包套方案。例如,較為小型的電信營運商將會以行動數據的吃到飽方案為主;大型的電信營運商則較有能力針對AR/VR、電競、車聯網這樣的高階應用推出相關服務。
目前在美國、韓國、中國的電信營運商,皆預計在2019年啟用5G行動服務,相關的OTT以及其他加值服務也會是各國營運商最重要的強打賣點。然而,每個區域市場的重要應用皆會有所差異,因此推出的套裝資費方案也會不同。McCormick也提到,儘管不降速的吃到飽資費方案與內容加值服務是眾營運商經營5G市場的重要發展方向,但是目前就連預計在2019年推出5G行動網路服務的韓國營運商,至今依然尚未發布確切的資費方案,由此可見,對於營運商而言,在5G上路第一階段該針對何種應用、如何定價皆還在討論當中。
另一方面,McCormick強調,儘管5G上路會帶動更多終端使用者更加依賴行動網路,然而在五年之內全球市場對於固網的需求依然會很龐大,無法被行動網路所取代。以區域市場來看,如印尼等東南亞國家,本就是以行動網路為主的市場,因此該變動會較為明顯;然而如美國、澳洲等固網基礎建設較為成熟的區域市場,儘管可能會有少數使用者轉向只使用5G行動網路,但是不會對於固網市場有太大影響。
深度學習/雲端架構聯手發威 系統晶片設計進入新境界
近期EDA產業內最熱門的兩個話題,分別是導入深度學習與工具雲端化,而這兩個議題其實互為因果,彼此高度相關。要探討這兩個議題之前,必然要先從最底層的硬體計算平台發展開始談起,因為超級電腦是支撐深度學習與雲端EDA的基礎。
超級電腦為EDA雲端化重要推手
超級電腦跟一般典型的雲端伺服器不同,其發展方向在於提供更多運算效能,給某些需要極高運算力的應用或服務使用。目前全球最快的超級電腦是由IBM打造,位於美國橡樹嶺國家實驗室的Summit(圖1),但是在過去幾年裡,世界最快的超級電腦卻在中國。
圖1 位於美國橡樹嶺國家實驗室的超級電腦Summit。
目前世界排名第二跟第三的超級電腦,分別是中國國家平行計算機工程與技術研究中心所開發的「神威.太湖之光」與中國國防科技大學打造的「天河二號」。
Summit並非典型的雲端伺服器,反而更像是一個高度專業化的獨立雲端數據中心。Summit中的每個節點都有兩個22核的IBM Power 9處理器(CPU)及6個NVIDIA Tesla V100加速器,整個系統共有4,608個節點(最終4,096+512個節點,所以它在只會計算2次方的電腦科學家眼裡看起來並不那麼奇怪),Summit事實上是一個採用了202,752核Power 9及27,648個NVIDIA Volta GPU的超大型系統,外加10PB的DRAM及250 PB的存儲空間(假設它是Flash儲存的)。
其峰值性能為每秒200千兆/千萬億(1015)次的浮點運算。美國能源部計畫在2021年開展一個每秒100京/一億億億(1018)次浮點運算等級的機器。
這些怪獸級的超級運算機器,不僅是用來進行深度學習訓練的利器,也是EDA工具業界得以推出雲端化解決方案的原因
EDA大舉走向雲端
EDA工具業者近來在雲端布局上動作頻頻,如益華電腦(Cadence)近期便宣布推出「Cadence Cloud」。這個雲服務的內容包羅萬象,並皆能促使Cadence的工具通過雲端的槓桿作用,將效能表現推升到新的境界。有些工具因為可以擴展到上百或上千個內核,而成「雲端就緒(Cloud-ready)」的設計工具。另一種方法則是使用大量內核,藉由平行運算架構更快地完成運算任務。這種方法的最好的例子是「元件庫特徵化(Cell-library Characterization)」,使用者可以在上百個Corner及上千個元件中找到成千上萬正在處理的工作。
高度平行化與使用大量運算核心,對IC設計的許多環節而言,可以帶來很大的速度優勢。路易斯.卡羅爾(Lewis Carroll)所著的 「愛麗絲鏡中奇遇」(編按:本書為愛麗絲夢遊仙境的續作)中有一段著名的話可以代表設計規則檢查(DRC)小組組長的觀點:
紅皇后回答:「那真是個慢郎中的國家!在這裡,你必須拚命的跑,才能留在原地;如果你要到另一個地方,你要跑得比剛才快一倍才行。」
對DRC來說,每增加一個流程節點,需要檢查的設計規則數量就會翻倍。更嚴重的是,這些規則的複雜性亦以兩種方式遞增(圖2);其中一個是「由真實的物理尺寸所決定的規則」,最典型的就是跟微影(Lithography)製程效應相關的規則。這意味著隨著尺寸越小,就會有越多的多邊形需要處理;其次是規則本身就變得更加複雜。在晶片開發的早期,幾乎所有規則都是簡單的最小寬度、最小間距或封裝規則,沒有任何規則取決於互連中的當前方向、沒有金屬反射規則、沒有因開放平台通訊(OPC)不允許某些尺寸而導致的規則、也沒有用於「多重圖形(Multiple Patterning)」的著色規則。
圖2 設計規則數量成長趨勢
由於「縮放定律(Dennard Scaling)」已經結束,以及半導體產業的某些因素,電腦運算效能的成長速度已經放慢,結果就是晶片設計過程中的DRC步驟,需要越來越長的運行時間。
就像計算機科學中只有三個數字(0,1,∞)一樣,對EDA使用者來說,運算任務的執行時間其實只有四種等級:
1.在我去喝杯咖啡或回覆電子郵件時,工作就已經結束了。它的運行速度已經夠快,如果能更快當然是最好,但那不是重點;
2.運算任務大概需要吃一頓飯的時間,所以使用者每天有兩次設計迭代(Iteration)機會,就是吃午飯跟晚飯的時間;
3.運算任務要花一整個晚上執行,所以設計者每天都會有一次設計迭代;
4.運算任務需要好幾天的時間執行,所以使用者會盡可能的避免運行整個晶片設計,但這在設計簽核(Signoff)時是無法避免的。
不用說,第一、二甚至第三種狀態,都比第四種狀態更可取。但實際情況是,不只Signoff DRC無法在一夜之間完成,跑個三天都不算罕見,甚至連某些子平台也需要超過24小時的運行時間。更糟糕的是,DRC需要具有大量記憶體及處理器核心的機器,而它們價格昂貴,因此很少見。
目前業界所使用的典型「作業調度程序(Job Scheduler)」(如LSF或RTDA)無法優雅地處理它們。如果你需要四台同時具有巨大記憶體容量的機器,那麼作業調度程序必須讓第一到第三類作業空等,讓第四類作業有最高優先順序。這會在等待時浪費一些最昂貴的計算資源,而且由於這樣的機器很少,所以即使是開始工作的延誤,也是很大的浪費。
因此,業界需要評估不同的做法,在自有特殊伺服器農場或使用公有雲提供的大量普通伺服器之間進行權衡。不過,相對的,軟體工具也必須具有這種支援大量平行化與不同運算架構的彈性。
新軟體架構支援各種布署方案
以Cadence為例,該公司近期發表的Pegasus就可以在模擬或客製的環境中運行,並與Virtuoso平台以及Innovus實現系統(Implementation System)無縫整合。關鍵是它使用目前晶圓廠認證的PVS平台。
和其它命名中帶有「-us」字尾的產品相比, Pegasus的平行化程度更高。它是第一個將流水線基礎設施與資料流架構(Dataflow Architecture)結合的解決方案,可在上百個CPU上實現「近線性可擴展性(Near-linear Scalability)。它是雲端就緒的產品,能夠在內部伺服器或亞馬遜雲端服務(AWS)等外部商業雲端上運行。對使用者來說,Pegasus可以直接在高峰使用期間,例如DRC送交設計定案(Tape Out)時,從公有雲逐步添加大量資源。
Pegasus的早期客戶之一是德州儀器(TI);與其現有的解決方案相比,他們已成功使用大量的Pegasus CPU,大幅降低了全晶片DRC的運行時間。另一位早期客戶是Microsemi,它發現以前需要運行24小時以上的工作可以在幾個小時內完成。結果如圖3所示。在沒有Pegasus的情況下,在「時序收斂(Timing Closure)」後可以預見昂貴的延遲,而在有Pegasus的情況下,DRC及最終的「工程變更指令(ECO)」週期是快速且可預測的。
圖3 高度平行化並可支援外部運算資源的Pegasus可明顯減少DRC執行的時間。
根據Cadence彙整的資料,在使用360個處理器核心的條件下,三個不同客戶的實際設計加速了6倍到12倍不等。更重要的是,Pegasus還可支援更多核心,且效能還可持續增加。圖4顯示,Pegasus可支援160、320、640個CPU核心,且效能可持續提升。許多平行化工具在數十個CPU核心上運作,可表現出令人驚艷的加速成果,但核心數量增加到一定程度後,再添加額外的處理器核心,就不再有進一步的改進,甚至在某些情況下,由於協調CPU資源的工作成為瓶頸,反而會導致速度減慢。
圖4 Pegasus的可擴展性
因此,Pegasus允許企業利用內部伺服器中的大量通用伺服器,有效地擴展到上百個核心。當內部資源耗盡或無法使用時,Pegasus可以銜接雲端上的資源繼續使用。
不過,筆者還是要提醒,當開發團隊擁有近乎無限量的處理器核心時,很容易造成運算資源的浪費,而這個代價可不便宜。浪費模擬或浪費迭代太容易了。
EDA上雲端 機器學習水到渠成
當雲端及EDA都匯集在一起時,機器學習的元素,就可以很自然地加入其中。
與Cadence...
實現高效/節能 馬達邁向驅控一體設計新時代
馬達是將電能轉為動能的重要零部件,不論在消費性、工業甚至當前熱門的電動車中,都可看到馬達的蹤影;而在未來全面電氣化的社會中,馬達應用更將無所不在。對馬達應用的開發者與系統整合商而言,如何降低開發成本、加快開發速度,以滿足更多變的市場需求,是最大的挑戰。
節能/小型化趨勢推動驅控一體設計漸明朗
馬達設計永遠朝更低功耗、更高效率和更小體積邁進,特別是在節能減碳意識興起之後,對於馬達的功耗和效率也有更嚴格的要求。意法半導體(ST)技術行銷專案經理林進裕(圖1)表示,在消費者節能意識抬頭和各國政府法規的帶動下,電子消費性產品紛紛從原本的直流(DC)馬達轉變成直流無刷(BLDC)馬達。除了節能之外,電子產品也持續朝小型化發展,家電產品如吸塵器、空氣清淨機等體積愈來愈小。因此,隨著半導體技術進步,晶片整合能力增強,馬達系統設計開始朝驅控一體發展,馬達控制IC供應商新一代解決方案也相繼出爐。
圖1 意法半導體技術行銷專案經理林進裕表示,在節能意識和小型化趨勢帶動下,馬達系統設計開始朝驅控一體發展。
例如意法半導體備有STSPIN32F0A可程式設計馬達控制器,該產品採用7mm× 7mm的系統級封裝(SiP),整合STM32F0微控制器(MCU)、3.3V DC-DC切換式轉換器、閘極驅動器和12V LDO低壓差穩壓器,讓設計人員可以依照不同的情況靈活地開發馬達控制系統。
同時,該產品具備6.7V到45V的寬工作電壓,且內建32KB快閃記憶體的48MHz微控制器,能夠運作馬達控制演算法,例如6步無感測器向量控制或位置監測控制演算法,以及使用者應用軟體;滿足電動工具、空氣淨化器和小冰箱、伺服器散熱風扇,以及3D印表機等應用。
林進裕指出,馬達系統的驅動跟控制朝單一晶片整合發展的最大好處在於,可減少終端產品的開發時程。過往終端製造商可能須分別購買MCU、LDO、DC轉換器等元件,加以組裝,且在組裝過程中還須克服走線設計、噪音(Noise)干擾等挑戰。以該公司的STSPIN32F0A控制器為例,當中除了MCU外,還整合了LDO、DC切換轉換器等數個元件。如此一來可大幅減少印刷電路板(PCB)的設計空間(減少30%以上),不僅可實現小型化的設計,還能降低開發成本。總而言之,在節能與電子產品小型化的趨勢帶動之下,以及為了縮減產品研發時間、複雜度及降低成本,馬達系統朝驅控一體發展的趨勢愈加明顯。
安全防護不容忽視 MCU再添各防護功能
松翰科技系統設計一處副處長陳奕儒(圖2)也認為,因應高效率、低成本的市場需求,MCU的設計也須朝高整合化邁進;也就是MCU不能只有單一特性,還須具備寬工作電壓、高抗干擾等功能,否則很容易被取代。像是現在有些MCU供應商,為了使MCU能支援更高的工作電壓,便將MCU與Pre-driver IC透過SiP封裝整合在一起,從原本的5V提升至能支援30V、40V的工作電壓,滿足更多應用。
圖2 松翰科技系統設計一處副處長陳奕儒指出,安全也是馬達設計的其中一個重點,因此MCU也須添加安全防護功能。
陳奕儒指出,MCU設計朝高整合化邁進,除了上述所提的因素外,另一個重點便是提升安全性。現今電子產品對安全性的要求越來越高,法規也越來越嚴格,為避免一瞬間的大電流或大電壓導致馬達短路,因此需要有更高的保護措施,像是過流、過壓防護等。
陳奕儒進一步說明,以往馬達的過流、過壓防護多靠韌體(Firmware)實現,也就是當類比數位轉換器(ADC)偵測到一瞬間的大電流或大電壓時,再通知馬達控制器,讓馬達停止運作,避免短路。此一處理過程由韌體進行控制,然而,採用韌體處理的缺點在於運算需要花上一些時間,即便只有幾毫秒(Millisecond),但對於馬達而言,瞬間過大的電流或電壓都有可能使其短路。為此,目前MCU供應商便將過流、過壓保護改為硬體設計,也就是不仰賴韌體處理,直接研發過流/過壓保護IC,並與MCU整合成單一晶片(SiP或SoC),如此一來便可提高2~3倍以上的處理速度,也因此,MCU的功能便愈來愈多。
陳奕儒透露,因應市場趨勢,該公司目前及日後的產品設計,也會朝著高整合度發展。像是之前推出的SN32F240系列,其內建各種類比與混合訊號元件、多種高速通訊能力元件,具備低功耗、寬工作電壓、高抗干擾等特性,可協助客戶簡化USB外部電路,降低產品成本,適用於PC周邊、數位家電產品、醫療電子產品、電動工具、工業控制系統、可持式裝置等。
至於在開發工具方面,該系列提供內建線上燒錄功能的開發套件,具備ISP(In-System Programming)功能可直接對系統作線上更新,增加生產的靈活度與便利性,能有效縮短開發時間及節省成本,提升產品品質與競爭力。
除此之外,陳奕儒指出,目前BLDC馬達驅動方式多為六步方波(Six Step Square Wave),然而,為提升馬達控制效率,達到節能效果,未來馬達控制將會慢慢轉成弦波(Sine Wave)無霍(也就是無霍爾感測器)的方式。原因在於弦波的控制效果較六步方波佳,而沒有霍爾感測器的話,在走線設計上也會比較簡單,成本也比較低;因此,未來家電產品的BLDC馬達,將會加速朝向弦波無霍技術發展。
實現驅控一體設計 FPGA朝高整合發展
除了MCU之外,FPGA在馬達驅動/控制應用中,也扮演重要的角色。賽靈思工業物聯網策略暨業務經理Chetan Khona(圖3)觀察,馬達的功能、效能及成本與市場需求息息相關,像是在工業方面,對於無刷馬達的高速與精準控制的需求甚高,且在支援功能安全方面的要求也持續攀升;汽車領域則需要高功率與高效率的無刷馬達控制,其中包含單階與多階變流器(Inverter);至於消費型馬達控制應用則較以成本考量,因此所需的效能和功能較低。
圖3 賽靈思工業物聯網策略暨業務經理Chetan Khona認為,提升演算法從原生格式,轉譯成嵌入式系統能使用的格式,是馬達設計的其中一個關鍵。
然而,不論是何種應用市場,共同的發展皆是改善控制效能,使產品具備更好的效率及更長的運轉壽命,並減少維護作業。Khona指出,在馬達控制設計中,其中一項最普遍、但卻最沒有效率的工作,就是將演算法從原生格式,轉譯成嵌入式系統能使用的格式。因此,該公司透過將原生格式的設計移植到旗下FPGA、SoC,以及ACAP等類型的元件,來消除這方面的落差。此外,像SDSoC 或Vivado高階合成(HLS)這類的工具,能接受原生C或C++語言程式碼,並讓其快速部署在採用賽靈思核心的嵌入式系統,這類流程正是賽靈思電機控制開發平台(Electric Drives Demonstration Platform, EDDP)的基礎。
此外,該公司也透過「混合電路設計」或「資訊科技(IT)與操作技術(OT)的整合」,提升馬達控制效能。Khona表示,過往將馬達控制演算法建置在微控制器或CPU上時,元件執行的所有工作會對控制迴路產生漣漪效應,並且因共用資源而產生負面影響,尤其是當在資源緊絀的情況。因此,該公司便強化FPGA的平行處理能力,讓這些控制迴路的決定性與其他活動相互隔離,像是連網及網路安全等。
另一方面,隨著創新應用不斷興起,終端產品開發商希望馬達能具備更高的效能和更高的決定性(Determinism),像是在工業物聯網(IIoT)或工業4.0時代,馬達控制系統要做的事遠遠不僅止於控制,還須包括聯網、網路安全、功能安全、數量更多/種類多元的輸入、視覺導引控制以及人機介面(HMI)等;或是需要彈性與擴充性,來因應多軸驅動持續成長的需求。
為此,該公司也致力將各種功能整合到單顆晶片。例如將磁場導向控制(FOC)演算法發展成全硬體式設計,除了傳統採用像VHDL與Verilog這類硬體描述語言(HDL),還採用C/C++語言撰寫程式碼,再用HLS編譯成可編程邏輯。這樣的設計具有模組化特色,意謂FOC演算法的每個構成模組都能對應到一個程式碼模組(HDL或C/C++語言),該模組能完全運行它們的功能。而按FOC演算法所定義的來連結所有模組,就會產生最終設計,再透過簡單的高階指令,配合賽靈思旗下Zynq SoC內的處理系統所採用的預設,便可在可編程硬體上運行,這種作法能有效支援不同組態及演算法。
創新應用推動MCU/DSC規格持續革新
Microchip高效能微控制器部門行銷經理Patrick Heath(圖4)則表示,馬達控制應用範圍廣泛,因此對於MCU和數位訊號控制器(DSC)的性能和功能要求也各不相同,而為提升整體控制效率和降低功耗,MCU和DSC的設計方式和規格也產生新的變化。
圖4 Microchip高效能微控制器部門行銷經理Patrick Heath指出,因應各種市場需求,馬達有各種控制技術,對於MCU和DSC的要求也不盡相同。
在很大程度上,馬達控制挑戰是已知且穩定的。現代DSC和MCU馬達控制器的功耗一般來說已足夠低到處理180nm或更小的製程。但為了保持價格競爭力,新的馬達控制器設備正朝向更先進的製程。
Heath指出,目前新的馬達控制器設計均採用90或40nm製程,與以前的設計相比,可提供更低的成本,更高的CPU速度和更低的功耗。不過,產品總是追求小還要更小,這也導致一些新的封裝開發,例如5×5mm 36接腳uQFN,或是7×7mm 48接腳QFN,這為許多馬達控制應用提供了I/O接腳的最佳位置,並顯著降低PCB板的尺寸。
另一個趨勢則是馬達控制器與MOSFET閘極驅動器元件的整合,汽車引擎蓋應用以及在乎PCB尺寸優勢的電動工具公司尤其重視這一點;此外的一些整合還包括支援汽車協定的LIN收發器。對於功耗極低的馬達,除了閘極驅動器之外,一些整合還包括MOSFETS,進而形成單晶片解決方案。
至於在馬達控制演算法方面,需要32KB或更少的程式快閃儲存空間,所需的I/O可以安裝在28接腳封裝中。當然,其他A/D輸入、定時器輸出、串列通訊等的應用要求差異很大,並且增加了接腳數和快閃儲存要求。總之,最佳馬達控制應用的配備正逐漸朝向64KB程式快閃儲存和36/48/64接腳封裝發展。
當然,MCU和DSC也須具備功能安全(Functional Safety)的特點,才能通過IEC 60137...
GaN助力無線充電 磁共振充電功率/距離再提升
氮化鎵(GaN)功率元件具備高開關速度、切換損失等性能優勢,持續為電力電子應用打開更多可能性。其中,基於氮化鎵技術的磁共振(Magnetic Resonance, MR)無線充電,將能使得50W以上無線充電功能更快實現,
交通大學電機工程學系系主任陳科宏表示,由於氮化鎵功率元件能夠達到非常快的開關速度,因此也能近一步縮小零組件尺寸與整體體積。氮化鎵材料在中功率至高功率的電源相關應用上皆有很好的效果,在未來10年,氮化鎵功率元件的興起將改變消費者的電子產品使用行為,也將影響相關供應鏈的廠商生態。
陳科宏表示,若無線充電功率要提升至50W以上,基於GaN的磁共振便是目前最佳的解決方案。由AirFuel主導的磁共振無線充電技術,相對於磁感應技術能夠提供更高功率電力,並且能夠同時為多台設備供電。儘管目前依然少見導入磁共振無線充電技術的商用產品,然而該技術依然持續有所進展。
基於GaN的共振式無線充電傳輸系統發射端能夠一次發出70W電力,已能夠滿足筆記型電腦的充電需求;而手機大約能夠接收10W~15W電力,因此,最遠傳輸距離可達30公分,若在5公分距離之內則可以達到快速充電標準。
陳科宏進一步說明,未來基於GaN的共振式無線充電傳輸系統也將持續提升充電效率、拉長充電距離,並擴充應用範圍;更將持續以提升方便性與縮小元件體積為主要演進方向。另一方面,GaN功率元件不只能使用在共振式無線充電設備,隨著氮化鎵的應用研究增加,成本也正在逐漸壓低,預計在2020年就能看到大量產品開始使用氮化鎵材料。
研華高舉共創大旗 WISE PaaS 3.0添馬力
物聯網應用五花八門,但市場卻也因此變得非常破碎,特別是在產業用物聯網領域,部分機台、設備採用封閉規格,不與其他廠牌互通,更是行之有年的行業慣例。面對如此破碎的市場,研華科技一方面高舉共創大旗,號召各家解決方案與專殊領域系統整合商(Domain Focused SI, DFSI)一同建構生態圈,滿足各垂直領域的特殊需求,另一方面也持續強化其WISE PaaS平台,讓解決方案開發商能以更快速度推出客戶需要的方案。
廣招DFSI將成研華物聯網戰略重點
研華董事長劉克振日前在該公司所舉辦的物聯網共創峰會中指出,物聯網產業的商業模式發展可分成三個階段,第一個階段的主力是自動化與嵌入式運算,以硬體產品的銷售為主力;第二個階段則是由解決方案扮演主角,硬體跟軟體必須進一步整合成可以解決客戶問題的完整方案,而物聯網的概念也在這個階段開始發展。到了第三階段,雲端跟服務的元素會更被凸顯,如此方能落實智慧製造、智慧城市、智慧醫療等各種智慧應用,將物聯網的價值完全發揮出來。
但物聯網產業要走到這一步,對特定垂直應用非常熟悉的系統整合商,也就是DFSI,會扮演非常關鍵的角色,因為這些具備領域專業知識的SI,可以協助用戶進行應用布署、實現應用客製化跟提供後續服務,而這正是落實各種智慧應用所不可或缺的。事實上,根據研華的預估,在智慧物聯應用的價值分配裡,負責將應用落實的DFSI,將占據高達50%的價值,軟、硬體則分別占20%、30%。
劉克振認為,在物聯網跟智慧應用的世界裡,能獨力實現整條價值鏈的廠商非常稀少。因此,大多數廠商都必須思考自身在價值鏈中的定位跟分工,並與其他合作夥伴緊密合作。這也是他在最近幾年一直倡導共創理念的原因。
作為硬體供應商,研華具備獨特的優勢,可以成為實現智慧應用價值鏈的賦能者(Enabler)。嵌入式硬體產品的破碎,是研華從創業至今三十多年來,一直面對的市場環境。紛亂的硬體平台是應用開發商最大的痛點,因為同一款應用可能得針對不同硬體平台開發多個版本,才能滿足不同客戶的需求。研華在這方面已累積三十多年經驗,相對於許多廠商,更知道該怎麼解決硬體破碎的問題。
WISE PaaS邁向3.0
研華技術長楊瑞祥進一步說明,嵌入式硬體產品的破碎,是研華決定開發WISE PaaS平台的原因。唯有打造一個共通的平台,才能在這個基礎上快速開發出各種應用,不用把心力放在處理硬體的分歧上。因此,在WISE PaaS平台推出後,研華進一步推出Solution Ready Platform(SRP),並與眾多合作夥伴進行共創,針對個別垂直應用需求推出基本功能已經大致完備的設計平台,讓軟體跟SI夥伴得以專注在個別客戶的需求,進行高附加價值的客製化。
楊瑞祥表示,在發展WISE PaaS的過程中,研華本身也學到很多,並且將這些經驗融入新一代的WISE PaaS平台。他在回顧WISE PaaS發展的過程時指出,學資訊工程的人在開發應用的過程中,很容易落入功能思考的陷阱,但隨著應用需求不斷拓展,功能越加越多,原本以單一功能為出發點而構思的專用系統架構,很快就會遇到瓶頸。
早期的WISE PaaS就是一個由功能驅動的平台,因此研華很快就發現問題,並決定更換架構,把WISE PaaS改成數據驅動平台,把資料跟應用切割開來。事實證明,當初的決定是正確的,因為數據驅動的平台架構有更大的擴充性,可滿足使用者跟開發者不斷增加的功能需求。以資料視覺化為例,現在WISE PaaS平台的支援已經非常完整,企業主管想看到任何資料報表,開發者都可以在兩三天、甚至幾個小時內做出來。如果是功能驅動型的平台,不容易具備如此大的彈性。
最新發表的WISE PaaS 3.0,則是數據驅動平台的進一步延伸。與WISE PaaS 2.0相比,3.0版本並沒有拿掉舊功能,而是明確地區隔出通用型PaaS與應用型PaaS,因此開發者不用擔心既有應用會因為WISE PaaS版本升級而失效。而且在3.0版本上,不論通用型PaaS或應用型PaaS,功能都有所升級。
楊瑞祥所說的通用型PaaS,是指所有物聯網應用都會用到的基本平台功能,主要是運算資源管理(Computer Resource Management)、資料庫服務(DataBase Service)與客戶管理(Customer...
另闢蹊徑搶商機 海力士首款4D NAND Flash問世
SK海力士(SK Hynix)宣布推出首款超越現行3D NAND型快閃記憶體(Flash Memory)的的「4D NAND Flash」產品。目前大多數3D NAND Flash供應商皆採用電荷儲存式快閃記憶體(Charge Trap Flash, CTF)架構,而海力士則是在CTF 架構上結合「PUC(Peri Under Cell)」技術,進而研發出首款96層512Gb 3bit/cell的4D NAND Flash 產品,並預計於今年量產。
SK海力士指出,該公司是首次將3D CTF與PUC技術結合在一起,而這種技術與將3D浮閘(Floating Gate)和整合PUC的方式有所不同,將3D CTF與PUC技術整合,可獲得更高的性能和產能;也因此,該公司將該產品命名為基於CTF的4D 快閃記憶體晶片,以區別當前的3D快閃記憶體技術。
SK海力士副總裁兼快閃記憶體市場營運負責人J.T. Kim表示,新推出的96層CTF 4D...
Safety Ready先行 Arm力拼自駕車安全市場
自動駕駛蓬勃發展,為提升一般消費者對於自駕車的信任度,加速自駕車發展,安全性成車廠及汽車電子元件供應商優先布局方向;安謀國際(Arm)便為此宣布推出Arm Safety Ready計畫以及首款7奈米製程、搭載Split-Lock安全創新技術的新款處理器Cortex-A76AE,以確保車輛功能安全性,加速自動駕駛車輛普及。
Arm副總裁暨嵌入式及車用事業部總經理John Ronco表示,安全向來是Arm在自駕車領域的發展重點,除了未來推出的Arm架構SoC都將符合最新的安全標準與認證,同時能兼顧效能表現與能源效率之外,該公司也公布Arm Safety Ready計畫,集中Arm在安全方面挹注的龐大投資,晶片夥伴以及整個汽車供應鏈得以加快發展時程,將更安全的產品推入市場。
據悉,Safety Ready計畫涵蓋Arm現有及未來新研發的產品,這些方案經過嚴苛的功能安全程序,以支援ISO 26262以及IEC 61508標準。此外,該計畫提供一站購足的軟體、工具、元件、認證以及標準等所有資源,協助Arm夥伴簡化整合功能安全性的流程並降低成本,滿足各種自駕車應用要求。
另一方面,Arm指出,有94%的交通事故是駕駛人疏失的結果,完全自動駕駛預期將大幅減少事故與傷亡的數量;不過,若是消費者無法信任自駕車安全性,眾市場採納這項技術的時間就會往後推遲。也因此,在開發自動駕駛等級的SoC晶片與系統時,必須將內部機能的安全(Safety)優先順序放在效能、能源效率,以及外部事故防護(Security)等因素之前。
因此,新推出的Cortex-A76AE,將提供更完備的功能安全性IP;而該產品是「Automotive Enhanced」處理器藍圖的首款成員,未來Arm的汽車產品藍圖還包含「Helios-AE」及 「Hercules-AE」,全都針對7奈米製程進行最佳化。
Ronco指出,自動駕駛除了需要極高的處理能力,還必須將安全作為標準配備,而Cortex-A76AE的特點在於添加Split-Lock功能,使其具備更高的設計靈活度。
Ronco進一步說明,Split-Lock可讓一顆SoC晶片內的各個CPU叢集,設定成分離模式(Split mode)達到更高的效能,使叢集內的2個(或4個)獨立CPU能用來執行不同任務與程式應用;而以往鎖步式(Lock-step)設計是將叢集內的2個獨立CPU鎖在一起執行同一件任務或程式應用。因此,相較於鎖步式設計,Split-Lock靈活度更高,能支援更高安全完整性的應用。
先進封裝2023年產值達390億美元
2017年是半導體產業史無前例的一年,市場成長率高達21.6%,促使產業規模膨脹達創紀錄的近4100億美元。在這種動態背景下,先進封裝產業發揮關鍵作用,根據產業研究機構Yole Développement(Yole)最新研究指出,2023年先進封裝市場規模將達到約390億美元。
從2017年到2023年,整個半導體封裝市場的營收將以5.2%的年複合成長率(CAGR)成長。仔細分析其中差異,先進封裝市場CAGR將達7%,另一方面,傳統封裝市場CAGR僅3.3%。在不同的先進封裝技術中,3D矽穿孔(TSV)和扇出型封裝(Fan-out)將分別以29%和15%的速度成長。構成大多數先進封裝市場的覆晶封裝(Flip-chip)將以近7%的CAGR成長;而扇入型晶圓級封裝(Fan-in WLP)CAGR也將達到7%,主要由行動通訊應用推動。
先進半導體封裝被視為提高半導體產品價值、增加功能、保持/提高性能同時降低成本的一種方式。無論如何,更多異質晶片整合,包括系統級封裝(SiP)和未來更先進的封裝技術都將遵循此趨勢。各種多晶片封裝技術正在高階和低階應用同時開發,用於消費性、高速運算和專業應用。
人工智慧用處多 半導體製造走向智慧化
為了確保最終良率,每家半導體業者都必須在晶圓生產過程中安插或多或少的製程控制(Process Control)節點。這些節點除了可監控晶圓製程的良率變動外,也能早期發現有問題的晶圓,避免其進入下一個製程步驟,徒然浪費時間。
然而,製程控制是相當昂貴的,除了要設置對應的檢測機台外,檢測本身也需要時間,更需要人力來判讀機台數據背後所代表的意義。因此,製程控制究竟該如何進行,才能在效率與良率間取得平衡,遂成為每家半導體製造業者都必須回答的問題。
製程資料浩瀚如煙海 AI加快分析速度
台大資工系教授張智星(圖1)表示,對晶圓製造業者而言,從製程機台取得資料只是第一步,後續的資料分析才是能否從資料中萃取出關鍵資訊,進而改善營運、提升良率的關鍵。過去他曾經領導一支研究團隊,利用台積電提供的資料,結合機器學習技術,發展出可自動對晶圓缺陷分布圖進行分類的軟體應用。這項研究的成果,就為台積電帶來很大的經濟效益。
圖1 台大資工系教授張智星表示,藉由機器學習,軟體系統可以自動判斷晶圓缺陷的分布狀況,省下大量人力跟時間。
張智星解釋,晶圓上不合格晶粒的分布狀況,是用來分析製程缺陷成因的重要資料。某些特定的缺陷分布狀態,可以回推出造成晶粒缺陷的原因,例如當不合格晶粒在晶圓上呈線型分布時,晶圓在製作過程中被刮傷,就是最可能的原因。
圖2是幾種典型的缺陷分布型態,對人類來說,這種缺陷分布的圖樣是很容易分辨的,因為其輪廓特徵的差異十分明顯,例如缺陷高度集中在晶圓的某個特定角落、中央或是環狀分布在晶圓的邊緣,而這些圖案之所以出現,跟前面的某幾道製程步驟有關。因此,晶圓缺陷分布圖是製程工程師檢視製程狀況非常重要的工具。
圖2 幾種典型的晶圓缺陷分布狀態
過去台積電的製程工程師每天都要耗費不少時間檢視不良晶粒的分布圖。而隨著台積電的產能規模越來越大,工程師耗費在這上面的時間也越多。張智星指出,根據台積電當時提供的資料,2013年第一季,該公司總共生產了388萬片晶圓,相當於每天產出4.3萬片晶圓。這意味著當時台積電的工程團隊每天得看4.3萬張分布圖,耗費的人力跟時間是相當可觀的。而隨著台積電的產能規模越來越大,這項成本花費只會更高。
也因為如此,台積電很早就開始把腦筋動到機器學習上,因為圖形辨識跟分類,正是機器學習最擅長的應用。若能成功導入,每年可以省下至少100萬美元以上的人力成本。
張智星表示,因為他的主要研究領域是資訊工程,對半導體製程所知有限,因此在與台積電合作的過程中,只專注在圖像辨識上。在他的研究團隊拿到台積電提供的資料集之後,就開始分析,這些缺陷分布圖究竟有那些特徵,是可以被萃取出來的。
其中,最直觀的就是圖形的輪廓,這是人類的眼睛一眼就能看出的特徵。但還有其他不那麼直觀的特徵可以利用,例如雷登變換(Radon Transform)。也可以用統計取樣的技巧來對缺陷圖進行分析,例如對整片晶圓進行2乘2矩陣取樣,然後予以編碼,也能得出有意義的數值。
DNN應用有其限制
不過,張智星也提醒,雖然神經網路是一項很紅的技術,但神經網路不是所有資料分析問題的理想解答。以深度神經網路(DNN)為例,這項技術要能派上用場,先決條件是要有大量的資料集,而且最好是影像資料。其次,必須有非常強的運算硬體支援,不然會跑不動。換言之,如果可以用來訓練神經網路的資料集不夠,或是手上可用的運算硬體效能不足,最好還是別使用神經網路。
此外,DNN還有一個特性,是所有想利用DNN發展應用的開發者都必須注意的--DNN系統雖可產生預測結果,但卻無法解釋這個預測結果是怎麼來的。換言之,DNN只知其然,不知其所以然。如果應用需求不只要預測結果,還要進一步解釋為何是這個結果,最好別使用DNN。了解每個工具的特長,用最適合的工具來解決問題,是很重要的。
設備業者看AI--產品加值/升級的關鍵
由於半導體設備很早就已經實現機台聯網跟資料互通,因此對半導體設備商來說,如何用人工智慧提升機台的產能/稼動率,或是加快新機台研發的速度,是比較關切的話題。
Lam Research副總裁暨首席工程師Keith Wells指出,AI技術已經成熟到可以對產業應用產生影響,而且成本合理的地步。在Lam Research內部,針對AI應用的議題,發展方向比較偏向智慧製造的層面,例如透過其Equipment Intelligence套件,讓機台具備自我感知、自我維護與自動適應的能力。
自我感知指的是機台對於其內部零件具備感知能力,包含零部件的種類與零部件過去、現在的狀態。自我維護則是指機台能知道何時需要維修,並且會自動進行維修。自動適應則是指機台能因應製程跟來料變化自動進行補償,以便把生產良率維持在一定水準之上。
就設備供應商的角度來觀察,半導體設備的智慧化跟晶圓生產的智慧化,是未來必然要走的路,因此整個生態系,包含機台本身、整個晶圓廠與機台零部件的供應商都必須攜手合作,實現資料共享。Lam Research對於以AI為基礎的半導體智慧製造有很強的承諾,並且正與其客戶合作,共同打造能符合未來需求的解決方案,包含更強大的資料存取系統,以及先進分析工具環境。
但對半導體設備供應商來說,最大的挑戰來自於客戶需求的多樣化。每家客戶對於如何利用AI來提高生產力這個議題都有自己的想法,而且彼此之間或多或少有些出入。因此,客戶通常都想要客製化的解決方案。但客製化通常意味著更長的開發時間與更高的開發成本,因此業界必須創造一個大家都能接受的標準化框架,才能加快產品交付到客戶手上的速度。
科磊(KLA-Tencor)對AI的應用方向,看法也跟Lam Research有些類似。該公司資深副總裁暨行銷長Oreste Donzella表示,由於科磊的主力產品是半導體檢測設備,涉及到很複雜的光學設計,因此在產品開發過程中,用機器學習來進行各種條件模擬,加快新產品設計開發的速度,已經是行之有年的作法。
至於晶圓檢測設備所產生的大量資料要如何利用人工智慧進行分析,通常是由客戶端主導,科磊則扮演從旁協助的角色。因為這些資料是客戶的商業機密,所以資料要如何分析跟使用,還是要由客戶做決定。
不過,針對後段封裝跟測試,情況就不太一樣了。Donzella指出,跟前段晶圓製造相比,封裝業者分析跟控制資料的能力比較不成熟,因此封裝業者要發展自己的人工智慧系統進行資料分析,難度相對較高。因此科磊也正在評估,自家的軟體跟服務部門能如何協助封裝業者,在導入人工智慧的路上向前邁進。
實施浪湧電壓耐受設計 功率因數控制電路更耐用
傳統二極體整流橋是最常用的交流電壓整流解決方案。整流橋後面經常會增加一個功率因數控制器,以確保市電電流的波形近似於正弦波。不過,二極體整流橋無法控制湧流。用兩個可控矽整流管(SCR)替代兩個二極體,新的控制型整流橋可以限制連接市電時的湧流。本文提出幾個前端拓撲以及一些與混合式整流橋和有效防止過壓相關的設計技巧。實驗結果證明,4kV至6kV浪湧電壓耐受設計是很容易實現的,而且成本也不高。
湧流限制方案影響待機功耗
二極體整流橋的缺點是無法控制浪湧電流,這是因為在插入市電插座時,直流輸出電容會突然充電。
強湧流可能會給系統帶來很多問題,例如,保險失效、二極體等元件損壞,同時還會在電網上產生過多的電流應力。
如果不對湧流加以限制,啟動電流上升速率很快,很容易達到穩態電流的10~20倍。因此,必須提高線路元件的參數,使其能夠短時間傳輸大電流。此外,線路電流突然提升將會導致電壓驟降,電壓波動將會降低其它負載的輸入功率;因而使得連接在同一條線路的燈具,或是顯示幕會忽明忽暗,出現閃爍或閃屏現象。為了避免這些有害現象,IEC 61000-3-3電磁標準規定了最大容許電壓波動和最大容許湧流。
為了達到這個標準要求,常用限流方法是採用一個阻值固定的電阻器或一個熱敏電阻器(圖1a中的RLIM)限制電容器湧流。熱敏電阻器通常具有負溫度係數特性(NTC),因此,熱敏電阻在低溫即啟動時阻抗大,穩態時阻抗小。
為了在穩態時控制電阻本身消耗的功率,需要選用低阻值的電阻器。一個更好的解決辦法是給電阻並聯一個開關,構成一個旁路,在穩態時接通開關,電流繞過電阻。
這種旁路開關通常採用機械繼電器(圖1a中的S2)。這個解決方案的缺點是RLIM電阻始終連接市電線路,即使應用設備進入待機模式,也照常給二極體整流橋供電。因為直流電容器(C)仍然處於充電狀態,所以存在待機功率損耗。為降低功率損耗,有必要給市電線路串聯一個開關(圖1a中的S1),該開關在設備進入待機模式時開路,這樣就能斷開二極體整流橋與線路的連接。
圖1 基於電阻器和繼電器的電湧限流電路(a)和基於混合整流橋的電湧限流電路(b)
混合式整流橋是一個更加智慧的湧流限制解決方案,如圖1b所示。利用可控矽整流管的漸進式軟啟動,向輸出電容慢速充電,從而實現對湧流的限制。在線路電壓的每半個週期結束時啟動可控矽整流管,這時施加到電容器的電壓被降低。通過逐漸降低可控矽整流管導通延時,延長可控矽整流管導通時間,以此提高直流電容器上的施加的電能。
如果給線路串聯一個電感器(圖1b中的L),這個解決方案就會奏效。在實際應用中,這個電感器是免費的,因為基於直流橋的應用多數都有開關式電源或電機變頻器,不管是哪一種,都需要一個高頻開關濾波器。多數EMI濾波器都有一個共模電感器,產生雜散差分式電感。這個解決方案還需要一個輔助電源,用於在直流輸出電容器充電前給微控制器供電,確保可控矽整流管的軟啟動操作。
因此,這個限制湧流並控制待機損耗整體方案是用兩個可控矽整流管替代一個限流電阻器和兩個繼電器。與機械繼電器技術相比,半導體固態繼電器成本低廉,並克服了機械繼電器的下列缺點:
.線圈導致的控制電流消耗大
.機械振動導致的開關開路
.機械觸點產生的聲學雜訊
.在易燃環境引起火災(開關電弧)
.可靠性低(在高直流電壓或電流時的繼電器開關操作)
依標準實施抗浪湧電壓步驟
像二極體整流橋一樣,混合式整流橋也與市電插座直接相連,如果有浪湧電壓,很可能會燒毀整流橋和PFC晶片(例如,圖1中的旁通二極體D4)。按照IEC61000-4-5標準描述的抗浪湧衝擊實驗步驟,必須施加不同相角的正負浪湧電壓。
在市電峰壓時施加正浪湧電壓
在90O相角施加4KV正浪湧電壓,如圖2的示意圖所示(無PFC),是為了模擬最惡劣的應用環境;因此,為L選用一個2µH電感,而C是一個100µF電容。可控矽整流管是兩個50A的TN5050H-12WY,而D1、D2和D4二極體(PFC旁通二極體)則是STBR6012-Y整流管。
在90O相角時,T1和D1導通,浪湧提高電流,並致使D4導通。因為PFC電感保持電壓,浪湧電流旁通二極體D4,避免燒毀PFC續流二極體(D3)。
如圖2所示,在浪湧期間,T1電流峰值達到1730A(D1和D4電流也同樣達到這個數值)。電流脈寬相當於30µs長的半正弦波。這個電流應力數值遠遠低於STBR6012-Y和TN5050H-12WY的承受範圍。
如果施加的湧流高於可控矽整流管或二極體的電流耐受能力範圍,有兩種方法可以降低過流(兩種方法可一起使用):
.提高差分電感的方法雖然有助於降低峰值電流,但也會使過流脈寬小幅提高。
.在線路輸入端加一個變阻器,有助於降低電路受到的峰壓衝擊,同時也會降低過流。
如圖2所示所示,浪湧電流將VDC輸出電壓提升到650V。這個電壓反向施加到T2(因為當T1導通時,二極體D1也同時導通)和D2。因此,必須使用至少800V的元件,TN5050H-12WY和STBR6012-Y是1200V,電壓裕度很高。如果反向電壓超出可控矽整流管或二極體的耐受範圍,用一個電容值更大的輸出電容或內部寄生效應很低的電容串聯一個電阻器,可以更有效地控制浪湧電壓。
圖2 正浪湧電壓期間的過流應力(D4是PFC旁通二極體)
在市電峰壓時施加負浪湧電壓
如果施加的負浪湧電壓是90O相角,混合式整流橋的工作方式就有點複雜了。圖3所示給出了這種情況的電路通斷序列:
圖3 90O負浪湧電壓測試混合整流橋的工作序列
.A階段:在浪湧施加前混合式整流橋正常工作,VAC是正電壓,T1和D1導通,線路電流(IL)從L流至N,途經T1、D1和輸出電容。
.B階段:施加負浪湧電壓,因此VAC極性變負,這意味著,負電流將從N流至L。
.C階段:在VAC電壓變負後,線路電流下降。當IL電流過零時,D1關斷。這意味著,現在整個線路電壓被施加到T2(VT2箭頭)。
C階段必須謹慎處理。實際上,如果電壓高於可控矽整流管的擊穿電壓,元件可能被燒毀。
.Transil保護機制防止可控矽整流管燒毀
在可控矽整流管的陽極和閘極之間連接一個過壓保護元件Transil(圖4),可以防止T2在C階段被燒毀。在C階段,電壓將會上升到Transil的擊穿電壓(VBR),觸發Transil二極體導通,向可控矽整流管閘極施加電流。然後,可控矽整流管導通。圖4描述了這種操作:
圖4 基於TN5050H-12WY可控矽整流管的混合式整流橋90O1 kV負浪湧電壓測試
.A階段:在第1點結束,VAC電壓變負。
.B階段:在第2點結束,線路電流電壓過零。
.C階段:T2在第3點導通,電壓高於Transil擊穿電壓,施加到T2的電壓最大值被限制在430V。然後D2也導通,施加浪湧,給輸出電容充電。
.D階段在第4點後開始,浪湧電流通過T2、D2和D4施加到輸出電容,T1和D1關斷。
在此測試中選用一個1,5KE400CA的Transil二極體。這個二極體可將鉗位元電壓的峰值限制到一個極低的水準(430V)。在C階段,D1上的負電壓絕對值是VT2與VDC之和。如果輸出直流電壓是325V,則D1上的負電壓最大值是755V(在STBR6012-Y的容許範圍內)。電壓值更高的Transil或低電能Transil(1,5KE400CA是一個1500W Transil)將會引起更高的鉗位元電壓,導致更高的電壓施加到D1上。在T2的閘極與陰極之間連接的電阻器用於分流Dz Transil二極體輸出的電流,避免dV/dt引起的雜散觸發。
保護機制有備案 變阻器有效耐受浪湧衝擊
如果不想讓可控矽整流管在電壓高於430V時導通,或者是當可控矽整流管被Transil觸發的時候,如果浪湧電流高於SCR ITSM值,我們還有一個解決辦法,即在整流橋輸入端,將Transil二極體改為電壓抑制器,例如,金屬氧化物變阻器(MOV)。
當變阻器置於EMI濾波器之後,濾波器阻抗(特別是共式扼流圈的差分式電感)可以限制變阻器吸收電流。並聯多個變阻器以更好地限制浪湧電壓,避免在施加90O相角負浪湧電壓時T2導通(在施加270O相角正浪湧電壓時T1導通)。
浪湧電壓耐受能力取決於變阻器的能否將浪湧電壓限制在T1/T2可控矽整流管的VDSM/VRSM和D1/D2二極體的VRRM以下。可控矽整流管過流不再一個難題。例如,並聯四個385V 14mm金屬氧化物變阻器,連接一個典型的EMI濾波器,當浪湧電壓達到6kV時,混合式整流橋的電壓限制在1100V,遠遠低於TN5050H-12WY VDSM的擊穿電壓和STBR6012-Y整流管的擊穿電壓。因此,該電路典型情況下能夠耐受6kV浪湧衝擊。
(本文作者皆任職於意法半導體)












