在超微(AMD)將PCIe Gen4推向消費性市場，展現相關技術的成熟度之後，PCIe Gen5的實作議題，順理成章地成為2019年PCI-SIG 2019年開發者大會台北場上的探討焦點。從矽智財(IP)、設計驗證到測試儀器業者，都已備妥PCIe Gen5相關解決方案，預計到了2020年，PCIe Gen5在伺服器、高速網通設備等資料中心相關的應用市場上，將會有更高的能見度。
另一方面，PCI-SIG也正在進行PCIe Gen6的標準制定工作，預計2021年推出。到底是什麼原因，讓PC、伺服器的內部互聯介面升級速度變得這麼快？答案很可能是AI的全民化跟USB 4.0的推波助瀾。
影子AI/USB 4.0促成PCIe Gen4全面普及
在嵌入式運算跟個人電腦端，從PCIe Gen3轉向Gen4，也是抵擋不住的趨勢。雖然很多人仍認為，大數據分析跟AI運算等對頻寬需求極高的運算任務，仍會由雲端伺服器來滿足，但事實上並非如此。在邊緣運算的趨勢下，嵌入式運算裝置所需承擔的運算任務，只會越來越多。
另一方面，一般使用者不會有AI運算需求嗎？顧問公司Gartner可不這麼認為。在Gartner發表的2020年十大科技趨勢中，特別將新科技全民化列為2020年的重點趨勢。Gartner資深研究總監呂俊寬(圖1)認為，到了2022年，全球將有30%的企業組織開始使用AI進行決策，而這些AI當中，會有很多影子AI(Shadow AI)存在。
呂俊寬進一步解釋，影子AI的概念其實跟BYOD非常類似，也就是在企業/組織不知情的情況下，使用者把自己的AI模型或訓練資料集帶到公司或組織內使用，就像員工帶著自己的筆記型電腦跟智慧型手機來上班一樣。一方面這會對企業/組織帶來很高的風險，另一方面也意味著AI將會變成一種門檻極低，非常容易取得跟運用的工具。
而USB 4.0的導入，則會使個人電腦(PC)等運算裝置，必然要改用PCIe Gen4來實現主機板上的互聯。在2019年9月正式發表的USB 4.0標準，頻寬最高可達40Gbps，如果PC主機板上所使用的晶片互聯仍停留在PCIe Gen3，即便採取4通道配置，也只能提供接近一埠USB 4.0的頻寬。
如果要避免主機板上的晶片互聯成為傳輸瓶頸，理想上應該採用8通道PCIe Gen3，但考慮到個人電腦內還有固態硬碟、繪圖卡與其他USB 3.0連接埠等需要大量頻寬的零組件，若想讓USB 4.0的潛力得以完全發揮，主機板業者勢必要改用PCIe Gen4，否則晶片組提供的通道數量肯定不敷使用。
事實上，除了超微之外，根據英特爾(Intel)的產品發展路線圖，到了2020年下半，該公司的筆記型電腦平台也會開始支援PCIe Gen4。換言之，PCIe Gen4在PC上普及，已經是指日可待。至於USB 4.0，由於英特爾已經先將Thunderbolt 3的支援納入自家平台，因此業界一般認為，超微推出USB 4.0的時程，可能會比英特爾來得快，如此該公司才能在介面端與英特爾抗衡。
PCIe邁向第六代 技術挑戰不少
PCI-SIG副總裁暨開發者大會主席Richard Solomon(圖2)表示，由於PCIe Gen4打下了良好的基礎，業界從PCIe Gen4轉向PCIe Gen5的升級道路將會遠比過去來得平順。目前PCI-SIG的成員中，已經有多家廠商正在開發PCIe Gen5的產品或配套解決方案，PCI-SIG的Gen5相容性測試計畫也正在制定中。
不過，由於相容性測試並非PCI-SIG強制項目，因此在PCI-SIG的相容性測試計畫出爐之前，應該就會有不少業者發表支援PCIe Gen5的產品。例如Gen4的正式相容性測試計畫其實才剛在第三季發布，但超微跟群聯等業者，都搶在第三季一開始就發表了支援Gen4的處理器平台跟固態硬碟(SSD)。Gen5的情況應該會跟Gen4類似，亦即在正式相容性測試計畫發表前，業界就會有支援Gen5的產品。
Solomon表示，由於人工智慧、雲端運算與大數據分析都會產生極大的運算吞吐量，相關資料儲存、傳輸所需的頻寬，更是倍數成長，因此PCI-SIG已經訂下非常積極的目標，希望每三年讓I/O頻寬增加一倍。因此，除了規格已經底定，陸續開始有產品問世的Gen4、Gen5之外，PCIe Gen6也已出現在PCI-SIG的規格演進路線圖裡面，預計在2021年推出正式標準。
目前PCIe Gen6標準處於0.3版階段，還有很多技術細節沒有定案，但有一些目標已經確定，例如要將傳輸速度倍增到64GT/s，並且在訊號調變上放棄已經使用多年的NRZ調變，改用高速乙太網、光通訊產業已經採行的PAM4。此外，為了提升頻寬的利用效率，PCIe也將首次導入向前糾錯(FEC)機制。
Solomon指出，PCIe Gen6設定的目標非常高，因此標準要如期在2021年推出，是非常具有挑戰性的任務。而為了提高達成目標的機率，因此PCIe Gen6原則上將會大量借用在其他領域已經有實際應用經驗的技術。但即便如此，要達到64GT/s的傳輸速率目標，還是有一定的困難度。因此，PCIe Gen6標準實際推出的時間，有可能會比預定時程延後(圖3)。
不過，Solomon預估，即便Gen6標準延後推出，對業界的衝擊也不至於太嚴重。因為PCI-SIG這次的時程規畫，本來就有領先業界實際需求的用意在。換言之，到2021年時，絕大多數的應用需求，都還會落在Gen5可以涵蓋的範圍內。
傳輸距離挑戰大 Retimer/高速PCB出招
隨著印刷電路板上傳輸的訊號頻寬越來越大，訊號衰減的問題也變得更為嚴重。以PCIe Gen4為例，在一般的印刷電路上，訊號傳輸距離通常只能達到15英吋，若是採用PCIe Gen5，訊號傳輸距離更會縮短到10英吋以內。因此，傳輸距離成為PCIe頻寬提升的過程中，最難以克服的技術挑戰。
日前台灣印刷電路板業界的年度盛會–TPCA Show期間，伺服器ODM大廠緯穎的研發團隊就以「PCB在次世代資料中心所面臨的挑戰」為題，詳細分析了高速訊號在PCB上所遭遇到的問題。根據緯穎的經驗，在現有的PCB板材上，PCIe Gen4訊號的傳輸距離頂多只能達到15英吋，如果是PCIe Gen5，傳輸距離則會進一步縮減到10英吋以內。
這已經是使用Megtron-6、甚至還在發展中的Megtron-7板材所能達到的最遠距離，姑且不論其成本為現有PCB板材的數倍以上，這樣的訊號距離還是遠不及伺服器設計的需求。因此，緯穎的研發團隊還在評估其他具可行性的方案，例如改用同軸電纜，或是在訊號傳輸路徑上增加重定時器(Retimer)來延長PCIe訊號的傳輸距離。
事實上，能有效延長PCIe訊號傳輸距離的重定時器(Retimer)，將成為未來伺服器、高速網路交換設備主機板上常見的配套方案。在2019年的PCI-SIG開發者論壇台北場，身為PCIe Retimer標準重要貢獻者的Astera Labs也參與了此次論壇，並與英特爾(Intel)、新思(Synopsys)聯手展示了一個PCIe Gen5的傳輸系統，其線路長度遠超過10英吋，吸引不少與會者的關注。
Astera Labs業務長Sanjay Gajendra(圖4)表示，由於PCIe Gen4/Gen5的速度非常快，因此其訊號傳輸距離也變得極短。為延長訊號傳輸距離，除了使用高速PCB板材之外，在訊號路徑上添加主動元件，將訊號重新整理後再傳輸到目的地，也是一個可行的辦法，而且這種做法往往比採用昂貴的高速板材或同軸電纜來得更具成本優勢。
這裡所指的主動元件，就是Astera Labs目前的主力產品–Retimer。Retimer跟一般常見的訊號放大器(Amp)不同，放大器不具備訊號清理功能，只會把收到的訊號放大後再傳輸出去，這意味著放大器輸出的訊號，其實是耦合了各種雜訊後的PCIe訊號。Retimer則是帶有數位訊號處理(DSP)能力的高速串列/解串列(SERDES)，即便收到的PCIe訊號已經與雜訊耦合，Retimer還是能藉由DSP功能重建乾淨的PCIe訊號，並發送該訊號的副本到目的地。
Gajendra認為，在各種使用PCIe Gen4/Gen5實現內部互聯的系統中，Retimer某種程度上將會成為標準配備，特別是在伺服器、高速網路交換設備這類主機板面積很大，實體訊號路徑上又有大量連接器的系統中，Retimer可以用非常實惠的成本達到延長訊號距離的目標。
不過，也因為Retimer是主動元件，因此業界在評估Retimer元件時，必須把Retimer本身的功耗、Retimer所造成的訊號延遲也列入考量。而在低功耗跟低延遲方面，Gajendra認為，這正是該公司最有自信的地方。相較於其他同業提出的解決方案，Astera Labs的Retimer在功耗上只有其50%，訊號延遲表現也更為優異。
除了添加Retimer之外，因應高頻趨勢，目前PCB跟線纜業界也在發展新的架構，分別是內含光波導材料的波導PCB，以及各種線纜直接互聯技術。這兩種技術的差別在於，波導PCB是將光波導材料內嵌在PCB中，等同於在PCB板內層鋪設光纜，而線纜直接互聯則是採取高架化的思維，將高頻電子訊號轉成光之後，直接在PCB板上方走線。
這兩種方法基本上都是以光纖代替銅材料，讓高速訊號得以傳得更遠。但不是每種應用都需要這麼長的傳輸距離，而且這類方案的成本也不低，因此有業界人士認為，這兩種方案在未來幾年內，都會是利基型的解決方案，市場仍會以銅材料為主流，只有在需要延伸傳輸距離的路徑上，採用外加的Retimer作為配套。
搶食高速介面商機 IP供應商拚配套
介面標準頻繁改朝換代，對矽智財(IP)供應商來說，意味著龐大的SERDES IP授權商機。如新思、益華(Cadence)等IP授權大廠，在PCIe的IP授權方面，都表現得非常積極。但這也意味著每家業者都必須提供性能遠優於標準要求的IP，才能贏得客戶青睞。
Cadence IP事業群資深產品經理William Chen就指出，針對PCIe，每家SERDES IP供應商所提供的授權方案，在性能表現上其實都遠超過PCI-SIG所要求的水準。畢竟，在通道損失如此顯著的情況下，如果IP供應商照著PCI-SIG的規範來設計IP，傳輸距離肯定無法滿足客戶要求。然而，SERDES IP供應商所面對的畢竟是物理層的挑戰，因此市場上主要IP供應商能提供的IP方案，在表定規格上其實大同小異，很難說哪一家IP供應商有很明顯的效能優勢。
在這個情況下，IP業者只能從其他方向著手，例如IP測試、除錯工具的支援是否完善，能不能真的幫助客戶更快把產品推向市場。畢竟，IP供應商最主要的價值之一，就是幫晶片設計公司縮短產品開發週期，這也是Cadence創造市場區隔跟差異化的重點。
