多年來，電子產業早就意識到，元件和系統設計驗證會占用整個設計時間的絕大部分。現在當開始邁入超深次微米的時代之後，亦開始瞭解，相關驗證正在演變成一大問題。對縮小元件的技術而言，難度最高的是和電壓、製程以及晶片老化有關的變異；這些可能導致短期或長期產品問題，到最後造成設計團隊的困擾。
考量製程和製造過程產生變異的影響。長期下來，元件尺寸(Feature Size)已大幅縮小。就7奈米而言，約30個矽原子就能構成一個電晶體，任何製造缺陷都會影響電晶體的行為。此外，電介質層(Dielectric Layer)僅有一到兩層分子厚度。現在的FinFET約有10個參雜原子(Dopant Atom)，因此在製造後第8或第11個原子可能造成電晶體的行為差異。在這些嚴格的物理限制下，可能難以達成完美的製造。
矽晶片設計充滿變數/挑戰
製程變數不是唯一的設計挑戰，而這讓問題更為複雜。每個電晶體都處在不同的局部環境，電壓、溫度和供電也會從不同來源注入雜訊和擺動(Wiggle)。更糟的是矽晶片不會保持不變，它會老化，而且不像酒一樣越陳越香。因為劣化的關係，矽晶片可能5~10年後就停止運作。然而，由於設計攸關人命的系統，例如自駕車平台、醫療系統以及裝在難以構及基地台內的5G元件，需正常運作壽命長達數十年而非數年，如此一來掌握晶片的變異就變得更為重要。
長期施加電壓在元件上會造成矽晶片退化。例如將1伏特施加於1奈米上，電場強度高達每米10億伏特；這會將龐大的電場強度壓力施加在元件上，即使電流通過的導線都會因流經這些細小導線的高電流密度，導致電壓提升。
導線的問題包括電子遷移(EM)和靜電放電(ESD)，而元件的問題包括會導致故障的ESD、時間相關介電層崩潰(TDDB)。EM是一種時間相關(Time-based)故障現象，也就是大量電流長時間流經細導線會侵蝕金屬導線並形成峰谷，導致開路或短路，縮短產品壽命；而ESD是一種事件相關故障，成因是短時間施加足以導致金屬導線蒸發或閘級氧化層分解的高電壓。
就電晶體層級而言，除ESD問題外，還有其他過載效應，這會造成長時間的中等壓力，進而引起TDDB造成的氧化層磨損。這種狀況下，跨介電質的電場會將離子植入介電質。這可能導致模仿持續充電狀態的行為，防止邏輯閘在狀態從1變成0時完全放電。因為電晶體運作不再正常，開始非對稱運作(相較於正常設計行為)TDDB將導致元件故障(圖1)。
此外，FinFET的老化原因還包括負偏壓溫度不穩定性(NBTI)和熱載子注入(HCI)。因此老化感知系統單晶片(SoC)時脈收斂對確保FinFET設計的長期穩定性非常重要。跨電晶體閘級的電場會慢慢使元件介電質退化。主要物理效應包括溫度不穩定性(Bias Temperature Instability, BTI)和熱載子注入(HCI)。
就電氣特性而言，徵候為臨界電壓偏移，這會導致驅動電流隨時間減少，進而導致延遲增加，最終導致時序故障。老化效應通常需時數年(2、5或10年)。常見的為個別電晶體效能緩慢衰退。部分電晶體的衰退可能很明顯，其他類似的電晶體卻不會受影響。老化現象對使用方式極為敏感，常見的設計技術如時脈閘控(Clock Gating)可能使問題更嚴重。
Monte Carlo SPICE處理異常值曠日廢時
半導體產業很早就知道上述效應。如果製程不先進、效應小，可以從設計限界(Margin)處理這些問題。而且以設計限界為基礎的方法很容易採用，大多數設計團隊也都用這種方法。但到了7奈米的層級，必須處理達30~40%的變異。在這種狀況下，靠設計限界處理的難度就很高(圖2)。
資料來源：ITRS Past, Present and Future(左圖), TSMC: Physical Design Challenges and Innovations, ISPD 2017(右圖)。
臨界電壓從28奈米到現在的變化並不大，因為晶片的限制，不能再改動臨界電壓，它一直在0.2伏上下。大多數電源敏感設計都以0.5V和0.6V運作，因此剩下空間有限；系統開始以類比方式運作，任何行為改變都有指數效應，不再能靠設計限界或擴展。這種簡單的機制以前能應付所有不想面對的問題，但現在已不再實用。
因此，接下來該怎麼辦？如果不能靠設計限界處理變異問題，就必須測量它。設計人員需要替所有相互作用的效應建立模型，並進行模擬，考量所有效應並準確預測晶圓代工廠會產生的問題；這種方法速度要快才有生產力，還要準確到讓設計團隊可以運用。
這就是當前變異挑戰諷刺的地方。產品必須要成功的負擔已從製造商轉移到設計團隊身上，後者以前從來就不需要處理製造變異問題，現在設計師要負責模擬變異行為及提供最高良率的設計保證。這是個不小的挑戰。
為了處理這個問題，大多數走在最前端的設計師採用的流程到了設計最後，都會藉由執行完整的Monte Carlo SPICE處理異常值。這種做法的主要挑戰在於，SPICE每次只會模擬一小部分，設計師必須進行數千次模擬，每次設定都有些微差異，這可能導致7奈米的特定路徑需進行多達35,000次的電晶體模擬。對於有效率工程而言，這實在太昂貴耗時了。
換言之，工程成本是另一大挑戰。專案時程非常重要，任何影響時程的因素都有增加成本和錯過重要市場商機的風險。甚至Monte Carlo模擬的最後一步可能需時數週，需要數千台運算機器，即使對市占最大的廠商都是挑戰。此外，因為SPICE其實並不是一種時序工具，這還需要耗費相當大量的工程。執行SPICE可能會產生25,000種答案，工程團隊還必須整合這些答案，確認結果是否正確。簡單地說，時效性對時序收斂是十分重要的。
以電晶體層級模型加強模擬準確度
為克服上述挑戰，模擬工具業者持續推出新技術，例如ANSYS Path FX。目前業界標準以單元件級(Cell-level)模型為基礎，而各單元件都在完美狀況下進行測量；此種做法十分迅速，但會在局部系統與要測量的參數間造成斷層，因此不再是選項之一。
Patch FX以電晶體層級模型為基礎，和現有時序Signoff流程相輔相成。其執行的每個電晶體模擬都考量到設計脈絡。設計工程師可以看到輸出的真正負載，包括非線性輸出。Path FX能考量溫度變異和老化導致的改變，以435mV超低電壓運作的7奈米範例，其準確度達SPICE的2%以內(圖3)。其每小時可分析多達10,000條臨界路徑，遠較Monte Carlo SPICE快，且Path FX可準確製作電壓與接地雜訊模型。
資料來源：Variability-aware and SPICE-accurate Timing Closure, TSMC OIP 2018 proceedings
此技術取代了Monte Carlo，速度較SPICE模擬快30~100倍。Path FX可在分散式網路上平行執行，這種做法具擴展性的工程解決方案。它能正確回應變異時序收斂需求，包括快速收斂和廣泛涵蓋。
團隊也可把Path FX當作一種篩選機制，決定有哪些地方需要修改。將設計聚焦在製程效率上，盡量壓低工程成本以及功耗、效能和面積(PPA)損失；當答案越準確，針對這些因素的能力也越強。
為什麼電晶體級模型會更準確？因為它不是抽象的，單元件級可能產生相對乾淨的波形輸入，但它們沒有系統脈絡。Path FX會考量整個系統脈絡，使用者可把它當作適應時序的SPICE版，可看到所有類比效應和雜訊、供電線路和串擾；接收器也在運作，並以脈絡敏感的可變負載形式呈現。
圖3顯示Path FX可預期的準確水平，這個散布圖比較Path FX和SPICE結果。右邊的圖顯示此SPICE效能改善的程度，它和SPICE相同，但是全自動化的；其作為一種普通時序工具，因此工程團隊不需考量SPICE的類比屬性。
另一方面，7奈米的難處在於導線非常的細，因此電阻很高，而這會放大某些負面效應(圖4)。因為單元件模型是在完美環境當中製作的，所以很難用單元件模型處理這種電阻。但特定的電壓供應部並不處於穩定的狀態，它有雜訊。有些最先端設計嘗試運用加入保護頻帶(Guard-banding)，但是會因電供產生的預測錯誤而出現問題，Path FX展現在高效能和真實世界脈絡下的高準確度。
除此之外，Path FX也是一種高效能SPICE精確時序解決方案，能準確捕捉高Sigma製程變異和供電雜訊對時序收斂的衝擊，也能考量時序關鍵路徑的時間和空間變異，幫助找出傳統靜態時序分析流程忽略的矽晶片故障。
設計人員可透過量測真正晶圓(Post-silicon)行為，大幅改善晶片良率(Functional Yield)；並且結合RedHawk SC的強大資料分析能力，可運用以向量為基礎和無向量演算法，支援大型向量集合的向量分析(Vector-mining)和場景分析(Scenario-scoring)，確認會影響時序的電源事件。同時會根據高雜訊電位、電網重要性和時序重要性予以評分，也支援單元件和路徑分析，將單元件敏感度量化以供應(Vdd/Vss)條件並確認供應條件的路徑敏感度。
簡而言之，先進製程技術正在催生驚人的創新和解決方案，但設計先進製程技術的複雜度和相互關連性也越來越高。電壓、製程和矽晶片老化的長期效應會導致這些技術的跨元件變異，對先進工程設計師造成很大的困擾。
原先時脈收斂(即運用設計空間處理)的做法不能運用在7奈米及更小的製程上，無法達成最先進設計團隊要求的PPA目標。除此之外，傳統以設計空間為基礎的過度設計可能導致錯失時序路徑。ANSYS Path FX是一種整體性的變異方案，可幫助設計團隊避免矽晶片故障、達成更佳PPA並確認真正可運用的時序設計空間，並提供接近SPICE的準確性。
