PCIe跨入Gen 4.0 抖動要求愈發嚴苛
相較於先前的Gen 3.1所要求的1.0ps RMS，PCIe Gen 4.0對於時間抖動的要求是更具挑戰性的0.5ps RMS。這種嚴格的抖動要求，須同時提升PCIe時脈源效能並減少測試設備的抖動量。但可能無法改善測試設備，而在這種情況下，即須確定示波器的抖動，然後從數學方法上著手，進而產生校正和準確的待測裝置(DUT)量測值。
然而，即使是最佳品質的示波器也會為量測結果加入過多的抖動，因此本應用說明中將介紹第二種方法，即確定示波器抖動並從量測結果中扣除，以盡可能得到準確值。
由於量測過程中存在必須扣除的輸入放大器雜訊及A/D時脈量化雜訊，所以示波器將會導入雜訊誤差。必須牢記的是，量化雜訊會受到輸入壓擺率的影響，須依每個輸入壓擺率來分析示波器雜訊的特性，例如在分析具有不同效能的DUT時。此外，還須完全最佳化示波器設定。最後，硬體也必須完全最佳化，其包括印刷電路板(PCB)、布局、終端方法、電纜長度比對和電源雜訊濾波等。
這裡所建議的最佳方法，首先是使用相位雜訊分析儀(PNA)來量測DUT。在範例中將使用是德科技(Keysight)E5052。由於PNA不會鎖定具有大型調變的訊號，因此必須關閉DUT展頻功能。然後透過高速/低雜訊數位儲存示波器(DSO)量測DUT時域抖動。在範例中將使用安捷倫(Agilent) DSA90804，同時亦關閉展頻。從這些結果中，再使用減去方形的路徑計算出示波器抖動。最後，在展頻開啟的情況下量測DUT的時域抖動，並使用RSS減法方法再次計算最終的DUT抖動。
PCIe時脈時序/抖動量測及校正
PCIe具有兩種不同的時脈架構，基本上是共用時脈或獨立時脈方案。第一種稱為共用時脈架構，其中發送側和接收側會共用相同的時脈(圖1)。
第二個時脈架構則是涉及兩個獨立的時脈，稱之為「沒有展頻的獨立RefClk(SRNS)」或是「具有獨立展頻時脈的獨立RefClk」(SRIS)。其中，發送側和接收側將會使用單獨的參考時脈(圖2)。
在時脈和資料重新計時部分，CDR(Clock and Data Recovery)在兩種時序架構中均包括低通濾波器功能。CDR濾波器將追蹤低頻並提供正確的時脈和資料校準，但如果普遍導致眼圖閉合，則高頻率將會通過。
兩者之間的關鍵區別，在於共用時脈架構中的雜訊是發送和接收鎖相迴路(PLL)BW差異的函數。而在SRNS/SRIS方案中，參考時脈彼此獨立，並鑑於其主要抖動為隨機發生，則其對系統的組合影響是個別項的和方根，而導致產生較高的整體抖動。
這時候可能需要時脈雜訊較低的解決方案。SRNS/SRIS亦須要校正發送側和接收側之間時脈準確度的差異，如此能降低延遲效能。SRNS/SRIS方法的優點在於其不依賴於時脈共用，也因此不依賴於時脈傳輸，進而簡化了設計，例如當接收和發送部分處於實際上不同的位置時。
值得注意的是，由於各種PCIe H1、H2和H3的要求和定義，共存在六十四種不同的濾波器組合方案。計算這些(甚至單個方案)可能很費力。為了緩解這種情況，芯科科技(Silicon Labs)提供了一個PCIe時脈抖動工具來大幅簡化此任務，並可分析相位雜訊(Phase Noise)量測或時域量測。本應用說明及PCIe時脈抖動工具，應運用於正確地量測和確定PCIe參考時脈和緩衝區抖動。
量測PCIe抖動時使用的兩種方法是時域和相域，每種方法均各有優缺點，但在組合時可以提供高度準確的結果。相位雜訊量測，被認為是在量測低雜訊時脈源如溫度補償晶體振盪器(TCXO)和恆溫晶體振盪器(OCXO)時使用的最準確工具，但缺點是PCIe參考時脈相位雜訊僅能在關閉展頻功能時量測。
而時域示波器的優點，則是不論在關閉或開啟展頻時均可量測抖動。時域量測的問題是具有相對較高的儀器雜訊基準，大約為-140至-145dBc(PNA為-170至-180dBc)。在量測低雜訊時脈時，此示波器效能會限制抖動準確度。
然而，若先在關閉展頻時脈(SSC)的情況下收集相位雜訊資料，然後關閉SSC進行時域量測，然後在SSC開啟的情況下重複時域量測，即可提供高準確度的PCIe時脈抖動。之後，可透過PCIe時脈抖動工具輕鬆執行收集的資料，最後使用RSS減法來校正DSO雜訊，進而達到準確的抖動量測。
進行相位雜訊量測
應用特定的相位雜訊測試設備具有極低的雜訊基準，使其成為量測低相位雜訊裝置(如晶體式振盪器)的選擇，在範例中將使用Keysight E5052B。相位雜訊是在一系列偏移上量測，下例為對100.000MHz PCIe參考時脈的100Hz至40MHz偏移。
在此例中，相位抖動在12kHz至20MHz之間積分，得到的結果為242.895fs。資料可儲存為CSV檔案，然後可使用Phase雜訊對抖動計算器計算出任何積分頻帶上的未濾波相位抖動或使用PCIe抖動工具計算出PCIe濾波相位抖動。應注意的是，PCIe時脈抖動工具會預期PNA .csv檔案是從10kHz擴展至50MHz，因為這是PCI-SIG規定的積分範圍。使用者必須確保.csv檔案中包含此範圍，並且在必要的時候進行外推(圖3)。
相位雜訊以偏移範圍的約0.2%增量進行量測。針對這些離散頻率區間中的每一個計算相位雜訊功率，得到bin值。bin值是僅在沒有相位資訊的情況下的振幅值，而快速傅立葉轉換(FFT，時域量測的平移)將會包含振幅和相位(圖4)。應注意的是，僅以相位雜訊為基礎的振幅IA'-F'I的積分會始終大於以等效時域為基礎的振幅加相位量測IA-FI。因此，以相位雜訊為基礎的抖動測量(僅量測振幅)是量測時脈抖動時使用的保守且合法的方法。PCIe時脈抖動工具可提供所需的抖動值，將適當的PCIe濾波器應用於以相位雜訊為基礎的量測。
示波器雜訊量測及校正
在展頻開啟的情況下，須使用DSO來量測PCIe參考時脈上的抖動，但是示波器雜訊可能達到-142dBc的量級，遠高於現今時脈產生器和緩衝器的效能。在停用展頻功能的情況下量測PCIe參考時脈，即可使用前面描述的相位抖動量測來校正DSO的雜訊。下面的公式1(DSO雜訊公式)與公式2(PCIe時脈校正公式)用於計算DSO的抖動雜訊。
JDSO=平方根(JDSO_展頻關閉2-J相位雜訊2)
公式1
在公式1進行量測後，使用公式2來校正開啟展頻的PCIe時脈抖動：
JPCIe時脈=平方根(JDSO_展頻開啟2-JDSO2)
公式2
應注意的是，DSO附加雜訊由輸入放大器雜訊和A/D的取樣時脈抖動兩個因素支配。DSO的A/D取樣時脈抖動近似不變；然而，輸入放大的雜訊依賴於壓擺率，因此也取決於設定和DUT。應用使用負載、終止長度等，必須盡可能接近實際使用條件進行複製，且須量測感興趣的DUT。如須比較具有各種輸出壓擺率的裝置，則必須量測JDSO展頻關閉，並針對每個壓擺率/測試條件計算JDSO。建議不要將單一JDSO值用於各種裝置和測試條件。公式3並非用於量測或確定DSO抖動，而是用於展示DSO主導的雜訊促成因素。
DSO抖動=平方根(放大器雜訊2(取決於輸入壓擺率)+A/D取樣時脈抖動2)
公式3
抖動校正範例說明
以下是校正的PCIe時脈抖動量測的範例。第一步是在展頻關閉的情況下量測DUT的相位雜訊。相位雜訊結果亦儲存為csv檔案，並在使用PCIe時脈抖動工具時匯入。
圖5以相位雜訊量測為基礎的濾波和未濾波抖動，展頻關閉顯示H1和H2濾波器組合之一的未濾波和PCIe濾波的抖動結果，對比於以相位雜訊為基礎量測的偏移頻率結果。此濾波器組合已知會根據DSO結果產生最壞情況下的SSon抖動值。
然後，使用DSO量測DUT，在本例中使用Keysight DSA90804A。PCIe時脈抖動工具用於計算PCIe濾波的抖動，結果如圖6所示。
當選擇4MHz/2dB，5MHz/0.1dB濾波器，以相位雜訊為基礎的量測結果為0.05ps RMS。而選擇4MHz/2dB，5MHz/0.1dB濾波器時，以DSO為基礎的量測結果為0.28ps RMS。然後，使用公式4確定DSO示波器雜訊為0.27ps RMS。
DSO抖動=平方根(0.282-0.052)= 0.27ps
公式4
接著，啟用DUT展頻功能，並且進行DSO量測。圖7便顯示了使用PCIe時脈抖動工具時濾波和未濾波的相位雜訊與頻率的關係。
對於4MHz/2dB，5MHz/0.1dB濾波器，以DSO量測為基礎並啟用展頻的DUT PCIe參考時脈得到的最差情況為0.39ps RMS。使用相同濾波器組合的0.27ps校正因數和公式5，將可得到0.28ps的實際DUT效能。
正確的DUT抖動=平方根(0.392– 0.272)=0.28ps
公式4
圖8顯示的範例是使用相同的4MHz/2dB，5MHz/0.1dB濾波器(符合Keysight DSA90804A DSO規格)，-143dBc雜訊基準產生0.27ps RMS的積分抖動。
此範例顯示390fs的未校正DUT效能與280fs的校正值。此差異可能導致錯誤故障，建議在進行GEN 4.0量測時使用DSO雜訊校正。這項相同的校正方法可應用於任何高效能時脈量測。
依序步驟操作 量測結果最準確
在以下步驟的情況之下，將可以獲得最準確的時域抖動量測結果，依序如下：步驟1為最佳化的硬體設定；步驟2是最佳化的測試設備設定；步驟3為在展頻關閉的情況下量測相位雜訊，並且根據需要將估計的讀數加至50MHz偏移。
步驟4則是在關閉展頻的情況下，使用適當的DUT壓擺率加負載來量測時域抖動；步驟5為在開啟展頻的情況下，使用適當的DUT壓擺率加負載來量測時域抖動；步驟6由RSS減去步驟3和4的結果，計算出測試設備所產生的雜訊；步驟7由RSS減去步驟5和6的結果，計算出DUT效能。
